소오스 및 드레인 영역들이 게이트와 완전히 중첩되는 LDD구조의 CMOS장치를 제공하는 방법에 있어서, 실리콘 기판(1)상에 실리콘 산화막(2)을 성장시키고 감광막(5)을 도포한 후 웰영역들을 정의하고 이어 상기 감광막(5)을 제거하고 웰 드라이브-인을 수행하여 n웰 영역 및 p웰 영역의 트윈웰(3, 4)을 형성하고 실리콘 산화막(6-1)을 적층하는 단계와, 상기 실리콘 질화막(6-1)을 트렌치 마스크로서 정의한 후 상기 실리콘 질화막(6-1)과 상기 실리콘 산화막(2) 및 상기 실리콘 기판(1)을 순차로 식각하여 격리용 트렌치(6)을 형성하는 단계와, 상기 격리용 트렌치(6) 내부에 제1산화막(8)을 성장시킨 후 LPCVD방법으로 제2산화막(9)을 적층하여 상기 격리용 트렌치(6)를 채우는 단계와, 래핑방법으로 상기 실리콘 산화막(2)의 표면까지 상기 제2산화막(9)을 깍아낸 후 이온주입을 수행하여 상기 N웰 영역(3)에는 p-확산영역(9)을 상기 P웰 영역(4)에는 n-확산영역(10)을 각각 형성하는 단계와, 상기 p- 및 n-확산영역들(9, 10)상에 제3산화막(11)을 적층하고 게이트 마스크로서 정의한 후 식각하고 이어 상기 제3산화막(11)의 양측면에 측벽 스페이서(12)를 형성하는 단계와, 상기 p- 및 n-확산영역들(9, 10) 및 상기 실리콘 기판(1)을 각각 순차로 식각하여 게이트용 트렌치(13)를 형성하고 nMOS 및 pMOS의 드레숄드 전압을 조절하기 위한 이온주입을 각각 수행하여 p-게이트 확산영역(14) 및 n-게이트 확산영역(14-1)을 형성하는 단계와, 열산화 방법으로 게이트 산화막(15)을 성장시킨후 폴리 실리콘(16)을 적층하여 상기 게이트용 트렌치(13)를 채우고 상기 제3산화막(11)의 표면까지 래핑방법으로 상기 폴리실리콘(11)을 깍아내는 단계와, 상기 제3산화막(11)을 제거하고 제4산화막(17)을 성장시킨 후 상기 게이트의 양측면에 게이트 측벽 스페이서(18)를 형성하고 이어 이온주입을 수행하여 nMOS 및 pMOS영역들에 각각 n+확산영역(19) 및 p+확산영역(19-1)을 형성하고 접합을 위한 열처리를 수행하는 단계 및, 표면 안정화를 위한 PSG 혹은 BPSG(20)를 도포하고 콘택부분을 정의한 후 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법

제1항에 있어서, 상기 제3산화막(11)은 10 내지 30nm의 두께로 적층되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법

제1항에 있어서, 상기 게이트용 트렌치(13)를 형성하기 위하여 상기 실리콘 기판(1)을 0

제1항에 있어서, 상기 폴리실리콘(16)은 10 내지 40nm정도의 두께로 적층되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법

제1항에 있어서, 상기 제3산화막(11)은 상기 래핑단계에서 식각중단을 위한 에칭 스토퍼로서 이용되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법

제1항에 있어서,상기 n+확산영역(19) 및 p+확산영역(19-1)을 형성한 후 접합을 위해 수행되는 상기 열처리는 n+p 및 p+n접합의 깊이가 0

제1항 또는 제5항에 있어서, 상기 래핑단계에서 상기 게이트 마스크로써 상기 에칭 스토퍼가 사용되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법