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소오스 및 드레인영역들이 게이트와 완전히 중첩된 LDD 구조의 CMOS 장치를 제조하는 방법에 있어서, 실리콘기판(1) 위에 실리콘 산화막(2)을 성장시키고 감광막(5)을 도포한 후 n웰 영역(3) 및 p웰 영역(4)을 각각 정의하는 제1공정과, 상기 감광막(5)을 제거한 후 웰 드라이브-인을 수행하여 트윈웰(3, 4)을 형성하고 실리콘 질화막(7)을 적층하는 제2공정과, 상기 실리콘 질화막(7)을 트렌치 마스크로서 정의한 후 건식식각 방법으로 상기 실리콘 질화막(7)과 상기 실리콘 산화막(2) 및 상기 실리콘기판(1)을 순차로 식각하여 트렌치(6)를 형성하는 제3공정과, 50nm 정도의 두께로 산화막(8)을 성장시킨 후 LPCVD 방법으로 산화막(9)을 형성하는 제4공정과, 래핑방법으로 상기 실리콘 산화막(2)의 표면까지 상기 산화막(9)을 깍아낸 후 각각 소정의 두께로 실리콘 질화막(10) 및 폴리실리콘막(11)을 순차로 적층하는 제5공정과, 상기 실리콘 질화막(10)을 희생 게이트 마스크로서 정의한 후 상기 폴리실리콘막(11)과 상기 실리콘 산화막(10) 및 실리콘 산화막(2)을 순차로 식각하여 희생 게이트를 형성하는 제 6 공정과, 상기 희생 게이트의 양측의 상기 실리콘기판(1)상에서 각각 이온주입을 수행하여 LDD n-영역(13) 및 LDD p-영역(12)을 형성하고 상기 희생 게이트의 양측면에 측벽 또는 스페이서(14)를 형성하는 제7공정과, 상기 스페이서(14)의 형성이 완료된 후 실리콘 산화막(17)을 적층하는 제8공정과, 상기 래핑방법으로 상기 폴리실리콘막(11)의 표면까지 상기 실리콘 산화막(17)을 깍아내는 제9공정과, 습식식각 방법으로 상기 희생 게이트를 이루는 상기 폴리실리콘막(11)과 상기 실리콘 질화막(10) 및 상기 스페이서(14)를 순차로 식각하여 게이트틀을 형성한 후 nMOS 및 pMOS의 드레숄드전압의 조절을 위한 이온주입을 수행하고 이어 게이트 산화막(18)을 성장시킨 후 열처리를 수행하는 제10공정과, 웨이퍼상에 소정의 두께로 폴리실리콘(19)을 적층한 후 상기 폴리실리콘(19)을 상기 실리콘 산화막(17)의 표면까지 깍아내고 습식식각 방법으로 상기 실리콘 산화막(17)을 제거한 후 열산화 방법으로 폴리실리콘 산화막(20)을 성장시켜 상기 게이트를 형성하는 제11공정과, mMOS 영역 및 pMOS 영역에 각각 이온주입을 수행하여 LDD n+영역(16) 및 LDD p+영역(15)을 형성하는 제12공정 및, 표면안정화를 위해 PSG 혹은 PBSG(21)를 도포하고 콘택부분을 정의한 후 전극을 형성하는 제13공정을 포함하는 것을 특징으로 하는 게이트중첩 엘디디구조 씨모스장치의 제조방법
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