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2개의 CMOS인버터가 서로 래치(latch)된 형태에서 2개의 NMOS트랜지스터(10a, 10c)의 소오스(Source)가 공통접점을 경유하여 또 하나의 다른 NMOS트랜지스터(10e)의 드레인(Drain)에 접속되어 차증폭기의 형태로 구성되어 있고, 이 NMOS트랜지스터(transistor)(10e)가 이 트랜지스터의 게이트(gate)가 PSN이라는 전기적 신호에 의해 제어되는 차동증폭기의 정전류원(constant Current Source)을 이루며, 이 차동증폭기의 부하저항의 역할을 수행하는 2개의 PMOS트랜지스터(10b, 10d)가 있으며, 이들 2개의 트랜지스터의 소오스는 소오스가 VCC에, 게이트가 센스제어신호(PSP)에 접속된 또하나의 PMOS트랜지스터(10f)의 드레인과 접속된 구성을 갖는 DRAM의 센스엠프에 있어서, 상기 부하저항용 PMOS트랜지스터(10b, 10d)의 소오스와 상기 PMOS트랜지스터(10f)사이에 네거티브 피이드백용 PMOS트랜지스터(60)를 부가하여, 이 트랜지스터(60)의 게이트가 상기 NMOS트랜지스터(10e)의 소오스에 접속되는 것을 특징으로 하는 패키징 인덕턴스에 의한 센스엠프의 잡음저감회로
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