요약 | 본 발명은 반도체 소자 제작에 있어서 이 단계 식각공정에 의한 게이트 금속의 형성방법에 관한 것으로서, 종래기술에 있어 습식식각만 또는 건식식각만으로 공정을 하여 게이트, 소스 및 드레인 사이의 저항이 증대되어 소스와 드레인 사이의 전류통로가 끊어지고, 계면특성이 나빠지는 문제점을 각각 발생하였기 때문에 본 발명은 기판(1)위에 감광막의 형성을 형성하는 공정(a)과, 일단계 식각 및 이단계 식각공정(b,c)과, 금속층(6)의 중착공정(d)과, 소정의 금속층(6)을 리프트오프 공정에 의해서 제거하여 게이트 금속(7)을 형성하는 공정(e)을 제공함으로써 종래의 방법에 비해 공정수는 증가하지만 계면에서 생기는 문제점을 해결하고 소자의 신뢰도를 향상시켜 경제성을 크게 개선시킬 수 있다. |
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Int. CL | H01L 21/336 (2006.01) |
CPC | H01L 29/66431(2013.01) H01L 29/66431(2013.01) H01L 29/66431(2013.01) |
출원번호/일자 | 1019930027217 (1993.12.10) |
출원인 | 한국전자통신연구원 |
등록번호/일자 | 10-0117351-0000 (1997.07.01) |
공개번호/일자 | 10-1995-0021256 (1995.07.26) 문서열기 |
공고번호/일자 | 1019970004433 (19970327) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 소멸 |
심사진행상태 | 수리 |
심판사항 | |
구분 | |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (1993.12.10) |
심사청구항수 | 2 |