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외부의 감시장치로부터의 어드레스, 데이타, 읽기/쓰기 신호 및 칩 인에이블 신호를 전달하며, 순간적으로 전원이 온/오프/온 되면 디스에이블 제어신호에 의해 전원 감시장치와의 연결을 끊는 래치수단(18,19,20,21)과 상기 래치수단을 거친 데이터를 저장하고 있는 EEPROM(10)과, 순간적으로 전원이 온/오프/온되면 상기 래치수단(18,19,20,21)으로 디스에이블 신호를 제공하며, 상기 EEPROM(10)에 읽기 어드레스를 제공하고, 다수의 ASIC(12)에 쓰기 어드레스를 제공하여 상기 EEPROM(10)내의 데이타가 데이타 버스를 통해 상기 다수의 ASIC(12)으로 전달되도록 제어하는 마스터 ASIC(11)과, 순간적으로 전원이 온/오프/온 되면 상기 마스터 ASIC(11)으로부터 초기화할 ASIC 칩 선택신호를 제공받아 초기화할 ASIC을 선택하는 디코더(22), 및 상기 EEPROM (10)과 마스 ASIC(11)과 래치수단(18, 19, 20, 21), 및 디코더 사이에 설치되어 상호간의 신호를 논리적으로 처리하여 전달하는 로직회로를 구비하는 것을 특징으로 하는 유니트 초기화 회로
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제1항에 있어서, 상기 마스터 ASIC(11)은, 메모리 읽기 신호(ROM_READ)와 전원 온(PWR ON) 리셋(SET) 신호를 논리곱 처리하는 AND-게이트(29)와, 상기 AND-게이트(29)의 출력 신호를 데이터 입력단과 리셋단으로 입력받고 클럭신호를 클럭단으로 입력받는 제1플립플롭(30)과, 상기 제1플립플롭(30)의 출력을 클럭단으로 입력받고 데이터 입력단에 전원이 인가되며, 상기 AND-게이트(29)의 출럭을 리셋신호로 입력받는 제2플립플롭(31)과, 상기 제2플립플롭(31)의 출력을 받아 카운터 인에이블 신호를 제공하는 NOR-게이트(32)와, 상기 NOR-게이트(32)로부터 인에이블 신호를 제공받고 클럭을 입력받아 카운터하여 어드레스와 초기화할 칩 선택신호를 출력하는 카운터(33)와, 상기 카운터(33)의 출력에 클럭단이 연결된 제3플립플롭(34)와, 상기 제3플립플롭(34)의 출력과 상기 제2플립플롭의 부출력을 논리합 처리하여 메모리 선택신호를 출력하는 OR-게이트(35)로 이루어지는 제어신호 발생회로를 포함하는 것을 특징으로 하는 유니트 초기화 회로
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