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수신된 칩(chip) 데이터를 주기 또는 주기의 일부를 저장하는 적어도 하나 이상의 쉬프트레지스터(1); 상기 쉬프트레지스터(1)에 연결되어 PN 코드의 쉬프트와 가산(shift and add) 특성에 의해 동일한 출력을 갖는 쌍들을 연결하는 적어도 하나 이상의 연결수단(2); 상기 연결수단(2)에 연결되어 (N×2)×[P/2]개를 입력으로 하는, N개의 배타적-논리합 연산소자로 구성된 적어도 하나 이상의 제1배타적 논리합 연산수단; 상기 적어도 하나 이상의 배타적 논리합 연산수단(3)에 연결되어 N개의 비트열에서 동일한 위치에 해당하는 [P/2]개를 하나의 입력으로 하는 적어도 하나 이상의 다수결 논리수단(4); 상기 적어도 하나 이상의 다수결 논리수단(4)의 N개의 출력을 입력으로 받아 찾고자 하는 N개의 비트열과 일치되는 경우에만 출력이 하이(로우)가 되어 N개의 데이터를 출력하는 동기획득 검색수단(6); 상기 적어도 하나 이상의 다수결 논리수단으로부터의 N개의 출력과 상기 동기 획득 검색수단(6)으로부터의 동기획득신호를 입력으로 하는 적어도 하나 이상의 래치수단(5); 상기 동기획득 검색 수단(6)으로부터의 출력값을 상기 래치수단(5)을 통해 초기값으로 입력받아 코드를 발생하여 클럭신호와 합산되어 상기 적어도 하나 이상의 쉬프트레지스터(1)의 입력으로 하는 적어도 하나 이상의 코드 발생수단(7); 통화 채널의 수신신호를 입력으로 하여 한주기 만큼 지연된 신호를 출력하는 한 주기 지연수단(11); 상기 쉬프트레지스터(1)로부터의 제어(동기)채널의 수신신호를 일입력으로 하고 상기 코드 발생수단(7)으로부터의 동기화된 코드신호를 입력으로 하여 검출된 오류 신호는 출력하는 제2배타적 논리합 연산수단(8); 상기 한 주기 지연수단(11)에 의해 지연된 통화채널의 수신신호를 일입력으로 하고, 상기 제2배타적 논리합 연산수단(8)의 출력값을 타입력으로 하여 오류 정정된 통화 채널의 수신신호를 출력하는 제3배타적 논리합 연산수단(9); 상기 코드 발생수단(7)으로부터의 동기화된 코드 신호를 일입력으로 하고 상기 제3배타적 논리합 연산수단(9)으로부터의 오류가 정정된 통화 채널의 수신신호를 타입력으로 하여 역확산된 통화 채널의 수신신호를 출력하는 제4배타적 논리합 연산수단(10)을 구비하는 것을 특징으로 하는 코드의 쉬프트와 가산특성을 이용한 동기획득 장치
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쉬프트레지스터(1), 연결수단(2), 제1배타적 논리합 연산수단(3), 다수결 논리수단(4), 동기획득검색수단(6), 래치수단(5), 코드 발생수단(7), 한 주기 지연수단(11), 제2배타적 논리합 연산수단(8), 제3배타적 논리합 연산수단(9), 제4배타적 논리합 연산수단(10)을 구비하는 동기획득 장치에 적용되는 방법에 있어서, 동기를 위해 전송되는 데이터를 한 비트씩 수신하여 쉬프트시키면서 P(사용되는 코드의 주기)개의 비트을 저장하고 한 비트씩 수신된 데이터를 쉬프트하면서 P개의 비트에 대해서 사용되는 코드의 쉬프트와 가산 특성을 분석하는 제1단계(71 내지 73); 상기 제1단계(71 내지 73) 수행 후, 쉬프트와 가산 특성에 의해 출력된 결과를 다수결 논리에 의해 수신된 데이터의 상태를 나타내는 비트열을 최종 결정하여 출력하고 출력된 비트열과 미리 결정한 찾고자 하는 비트열과의 일치여부를 판별하는 제2단계(74,75); 상기 제2단계(74,75)수행 후 일치할 경우는 코드의 주기 간격으로 동기획득 상태를 재확인하여 확인되었으면 출력된 초기 값으로 시작하는 코드를 발생하고, 일치하지 않거나 동기획득 상태의 재확인 되지 않았으면 현재 상태의 초기값으로 코드를 발생하는 상기 제3단계(76 내지 78); 상기 제3단계(76 내지 78) 수행 후, 수신된 데이터를 발생한 코드로 역확산시키고 처리할 비트가 없을 때까지 수행하여 역확산된 데이터 동기 획득신호를 출력하고 종료하는 제4단계(79 내지 81)를 포함하여 이루어지는 것을 특징으로 하는 코드의 쉬프트와 가산 특성을 이용한 동기획득 방법
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