지터 흡수 및 위상 정렬을 위한 비트 동기 장치에 있어서, 입력클럭과 기준클럭의 위상차를 흡수하기 위한 시간적인 여유를 만들기 위하여 외부에서 입력되는 직렬데이타를 외부에서 입력되는 입력클럭을 이용하여 병렬데이타 형태로 변환하는 직/병렬 변환 수단(11) ; 병렬 변환된 데이타를 기준 클럭으로 정렬하기 위하여 외부로부터 입력클럭과 기준클럭을 입력받아 두 클럭의 위상차를 흡수하기 위한 제어신호를 검출하여 생성하고, 과도한 타이밍 지터에 의한 위상 변화를 검출하여 입력클럭을 기준클럭의 동기 타이밍으로 변환하는 타이밍 제어 및 위상 검출 수단(14) ; 상기 직/병렬 변환 수단(11)으로부터 입력된 입력데이타를 상기 타이밍 제어 및 위상 검출 수단(14)으로부터 입력되는 제어신호를 이용하여 래치하는 래치수단(12) ; 및 상기 래치수단(12)으로부터 입력된 병렬데이타를 외부로부터 입력되는 기준클럭을 이용하여 직렬데이타로 변환하여 외부로 출력하는 병/직렬 변환 수단(13)을 구비하여 이루어진 비트 동기 회로

제 1 항에 있어서, 상기 타이밍 제어 및 위상 검출수단(14)은, 외부로부터 입력클럭을 입력받아 입력데이타를 래치하기 위한 캐리 아웃(Carry Out)신호를 발생하는 제 1 카운터(21) ; 상기 제 1 카운터(21)의 캐리아웃(CO)신호를 입력받고 인버터(22)를 통하여 반전된 입력클럭을 입력받아 반주기 지연시켜 상기 래치 수단(12)에 클럭으로 공급하는 제1D 플립플롭(23) ; 외부로부터 기준클럭을 입력받고 피드백되는 리셋신호를 입력받아 반전된 캐리아웃신호와 클럭신호(Q3)를 발생하는 제 2 카운터(24) ; 상기 제 2 카운터(24)의 반전된 캐리아웃(/CO)신호를 일입력으로 하고, 인버터(25)를 통하여 반전된 기준클럭을 타입력으로 하여 논리합 연산하는 논리합 연산 수단(26) ; 상기 논리합 연산 수단(26)의 출력을 상기 병/직렬 변환 수단(13)으로 공급하는 버퍼링 수단(27 내지 29) ; 상기 제 2 카운터(24)의 클럭신호(Q3)를 클럭단으로 입력받고, 상기 제1D 플립플롭(23)의 정출력신호를 데이타입력으로 하는 제2D 플립플롭(31) ; 상기 기준클럭을 클럭단으로 입력받고, 상기 제1D 플립플롭(23)의 정출력신호를 데이타입력으로 하는 제3D 플립플롭(30) ; 상기 제2D 플립플롭(31)의 정출력신호를 일입력으로 하고, 상기 제3D 플립플롭(30)의 정출력신호를 타입력으로 하여 부정 논리곱 연산한 출력값을 리셋신호로 하여 상기 제 2 카운터(24)로 공급하는 부정 논리곱 연산 수단(32); 상기 제 2 카운터(24)의 클럭신호(Q3)를 일입력으로 하고, 상기 제2D 플립플롭(31)의 정출력신호를 타입력으로 하여 배타적 논리합 연산하는 배타적 논리합 연산 수단(33) ; 및 상기 베타적 논리합 연산 수단(33)의 출력신호를 데이타입력으로 하고, 상기 기준클럭을 클럭입력으로 하여 그 출력을 상기 래치 수단(12)에 공급하는 제4D 플립플롭(37)을 구비하는 것을 특징으로 하는 비트 동기 장치