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직렬로 입력되는 채널(CH) #1 및 채널(CH) #2의 데이터를 병렬 데이터로 바꾸어 전달하는 직/병렬 변환수단(21,25)과, 상기 직/병렬변환수단(21,25)으로부터 데이터 제1입력단(D0,D1,D2)에 입력되는 채널 #1의 신호를 저장하며, 제2입력단 (D4,D5,D6)에 입력되는 채널 #2의 신호를 저장하는 듀얼 포트(Dual Port) SRAM (22)과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장번지를 제공하는 쓰기 어드레스 발생수단(27)과, 상기 쓰기 어드레스 수단(27)을 제어하며, 상기 듀얼 포트(Dual Port) SRAM(22)으로 쓰기 인에이블 신호를 제공하는 쓰기 콘트롤 수단(29)과, 상기 듀얼 포트(Dual Port) SRAM(22)에 저장된 병렬 데이터를 전달받아 직렬로 변환하여 전달하는 병/직렬변환 수단(23,26)과, 상기 병/직렬 변화수단 (23,26)에서 발생하는 두 채널의 데이터를 시분할다중하여 하나의 직렬신호(QCH)로 바꾸어 출력하는 멀티플렉서(25)와, 상기 듀얼 포트(Dual Port) SRAM(22)으로 읽기 어드레스를 제공하는 읽기 어드레스 발생수단(28)과, 상기 읽기 어드레스 발생수단 (28)을 제어하며, 상기 듀얼 포트(Dual Port) SRAM(22)으로 읽기 어드레스 인에이블 신호를 제공하고, 상기 멀티플렉서(24)에 제어신호를 제공하는 읽기 콘트롤 수단(210)을 구비하는 것을 특징으로 하는 다중가입자 접속시의 전송속도차 보상 회로
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