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외부의 무작위 NRZ(Non Return to Zero) 데이타에서 번지를 발생하고 외부 클럭의 계수 오류를 방지하기 위한 제어신호 및 번지 생성 수단(21), 상기 제어 신호 및 번지 생성 수단(21)으로부터의 번지를 입력으로 하여 정현파에 대한 디지틀 데이타를 출력으로 하는 룩업테이블(22), 및 상기 룩업 테이블(22)로부터의 정현파에 대한 디지틀 데이타를 입력으로 하여 정현파의 아날로그 신호와 특정 레벨의 DC신호를 출력하도록 하는 D/A변환수단(23)을 구비하는 것을 특징으로 하는 무조정 디지틀방식의 대역제한 신호 정형회로
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제1항에 있어서, N 상기 제어 신호 및 번지 생성 수단(21)은; 외부 클럭이 클럭입력단(CLK)에 연결된 이진계수수단(U1), 상기 이진계수수단(U1)의 출력(IQ7)을 제1인버터(U11)를 통해 입력받고 나머지 7개의 출력(1Q6∼1Q0)을 입력으로 하여 논리곱 연산하는 제1논리곱연산수단(U7), 상기 이진계수기(U1)의 출력(1Q7)이 클럭입력단(C1)에 연결되고, 외부의 랜덤한 NRZ 입력신호가 데이타입력단(D1)에 연결된 제1D플립플롭(U2), 상기 제1D플립플롭(U2)의 출력(Q1)이 데이타 입력단(D2)으로 연결되고, 상기 이진계수수단(U1)의 출력(1Q7)이 클럭입력단(C2)의 연결된 제2D플립플롭(U3), 상기 제1, 제2D플립플롭(U2, U3)의 출력 (Q1, Q2)이 입력단으로 연결되는 제2논리곱연산수단(U4), 상기 제1, 제2D플립플롭(U2, U3)의 반전출력(/Q1, /Q2)의 입력단으로 연결되는 제3논리곱연산수단(U5), 상기 제2, 제3논리곱 연산수단(U4, U5)의 출력이 연결되는 부정 논리합연산수단(U6), 상기 제1논리곱 연산수단(U7)의 출력과 상기 제1D플립플롭(U2)의 반전출력(/Q1)이 입력단으로 연결되는 부정 논리곱 연산수단(U8), 상기 부정 논리합 연산수단(U6)의 출력과 부정 논리곱 연산수단(U8)의 출력을 입력받아 논리곱 연산하는 제4논리곱 연산수단(U9), 상기 병렬입력 상승하강 이진계수수수단(U15)의 출력(2Q0∼2Q7)이 입력단으로 연결되는 제5논리곱 연산수단(U16), 상기 제5논리곱 연산수단(U16)의 출력이 데이타입력단(D3)에 연결되고, 상기 제2인버터(U14)의 출력이 클럭입력단(C3)으로 연결되는 제3D플립플롭(U12), 상기 제3D플립플롭(U12)의 출력(Q3)이 데이타입력단(D4)으로 연결되고, 상기 제2인버터(U14)의 출력이 클럭입력단(C4)으로 연결되는 제4D플립플롭(U13), 상기 제3D플립플롭(U12)의 출력(Q3)과 D플립플롭(U13)의 반전출력(/Q4)이 입력으로 연결되는 제6논리곱 연산수단(U10), 및 상기 제1D플립플롭(U2)의 출력(Q1)이 상승하강입력단(U/D)에 연결되고, 상기 제4논리곱 연산수단(U9)의 출력이 계수제어입력단(CE)에 연결되고, 상기 제5논리곱 연산수단(U10)의 출력이 병렬입력제어입력단(PE)에 입력되고, 병렬 데이타 입력단(10∼17)에 소정의 논리값이 입력되고, 외부클럭이 클럭입력단(CP)에 연결되는 병렬입력 상승하강 이진계수수단(U15)을 구비하고 있는 것을 특징으로 하는 무조정 디지틀방식의 대역제한 신호 정형회로
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