마스터 보드와 다수의 슬레이브 보드 사이의 통신회로에 있어서, 상기 마스터 보드는 CPU에 의하여 제어받으며, 여러 슬레이브 프로세서들로부터 인터럽트 발생신호에 의한 전송요구를 다기능 칩을 통해 접수하고 다기능 칩의 중재를 통해 특정 슬레이브 프로세서를 선택하여 전송이 일어날 수 있도록 하는 버스 사용요구 중재 회로(1); CPU에 의하여 제어받으며, 듀얼포트램(DPRAM)(6) 엑세스시 데이터나 어드레스의 버퍼 개/폐를 제어하고 칩 셀렉트신호를 만들어 상기 슬레이브 보드에 보내고 상기 버스 사용요구 중재 회로(1)에 칩 셀렉트신호를 보내며, CPU 사이클과 동기를 맞추기 위해 일정 지연시간을 갖고 데이터 트랜스퍼시기와 데이터 크기인식 신호인 DSACK*(Data Transfer and Size Acknowledge)신호를 만들어 내도록 하는 버스제어 및 DSACK 발생회로(2); 및 CPU에 의하여 제어받으며, 듀얼포트램(6)을 엑세스할 경우 상기 버스 제어 및 DSACK 발생회로(2)의 신호를 전달 받아 어드레스 및 데이터, 콘트롤 신호의 버퍼링을 제어하도록 하는 마스터 보드 버퍼회로(3)로 구성되며, 상기 슬레이브 보드는 CPU에 의하여 제어받으며, 듀얼포트램의 마스터 방향과 슬레이브 방향의 어드레스, 데이터, 제어신호선이 서로 다른 버스로 분리되어 있으며 엑세스 충돌의 방지를 위해 마스터가 엑세스하는 영역과 슬레이브가 엑세스하는 영역을 절대값 번지로 구분되도록 하는 DPRAM 주변회로(6); CPU에 의하여 제어받으며, 상기 DPRAM 주변회로(6)의 버스를 제어하도록 하는 버스 제어회로(5); 및 CPU에 의하여 제어받으며, 슬레이브가 전송요구를 하기전에 마스터의 인터럽트를 감시하여 마스터가 슬레이브로 전송을 진행 중일 경우 슬레이브가 새로운 전송에 들어가지 않도록 하는 마스터 상태 감시회로(7)를 포함하는 것을 특징으로 하는 마스터 보드와 다수의 슬레이브 보드사이의 통신회로