데이터 전송 프로토콜이 상이한 두 버스 사이의 데이터 전송을 위하여 시스템 제어기내(5)의 인텔계열의 프로세서가 VME64 버스(6)에 위치한 통신제어기(7)의 자원을 억세스하기위해서 인텔계열의 프로세서 제어신호를 VME64 버스쪽의 제어신호들로 변환하기 위한 제2디코더(20)와, 데이터 전송을 위한 신호들의 타이밍을 VME64 버스 규격에 맞추면서 제어신호의 변환시간으로 지연이 발생하지 않게 하고, 변환초기의 잡음이 전송에 영향을 미치지 않도록 시간차 구동을 실현하기 위한 전송시점 제어기(18) 및 제1디코더(19)와, 버스의 사용권을 얻기전에 상기 VME64 버스용 제어신호로 미리 변환하기 위한 신호변환기(13)에 의해서 변환된 제어신호들을 이용하여 전송방향에 따라 소정 위치의 버퍼(8, 9, 10)를 선택적으로 래치 인에이블하고, 출력할 수 있도록 인에이블하는 버퍼구동신호를 발생하기 위한 제3디코더(21)와, 전송데이터를 버퍼(8, 9, 10)가 래치한 후 일정시간이 경과되어 안정되었을 때 전송완료 신호를 구동하여 통신제어기(7)에서 보내온 안정된 데이터를 시스템 제어기(5)의 프로세서가 받도록 하기 위한 전송완료 지연장치(22)를 포함하는 것을 특징으로 하는 데이터 배열위치가 상이한 두 버스 사이의 마스터측 전송제어장치