요약 | 본 발명은 직접주파수합성기(DDS)와 PLL 합성기를 혼합한 하이브리드 주파수 합성기에 관한 것이다.본 발명의 구성중 직접주파수합성기는 제1위상누적기 이외에도 K/N인 위상 데이타가 입력되고 상기 제1위상누적기 보다 N배 빠른 클럭으로 동작하는 제2위상누적기(21), 두 위상누적기의 출력을 합산하여 그 결과가 360°가 되는 시점을 검출하여 초기화 회로에 공급하는 360°검출부 및 두 위상누적기의 상태를 초기화하고 초기화된 시점에서 다시 출력주파수의 다음 주기를 합성하도록 제1위상누적기의 출력 타이밍을 조절하는 초기화 회로로 구성되는 것을 특징으로 하며, 상기 본 발명에 의해 장치의 소형화가 가능하여 경제적이다. |
---|---|
Int. CL | H03L 7/16 (2006.01) |
CPC | H03L 7/1976(2013.01) H03L 7/1976(2013.01) |
출원번호/일자 | 1019940031319 (1994.11.26) |
출원인 | 한국전자통신연구원 |
등록번호/일자 | 10-0113669-0000 (1997.04.01) |
공개번호/일자 | 10-1996-0020007 (1996.06.17) 문서열기 |
공고번호/일자 | 1019960016812 (19961221) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 소멸 |
심사진행상태 | 수리 |
심판사항 | |
구분 | |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (1994.11.26) |
심사청구항수 | 1 |