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(정정) SOI(Silicon-On-Insulator) 기판 위에 반도체 장치를 제조하는 방법에 있어서; 제 1 반도체기판(31) 위에 연산화에 외해 제 1 절연막(32)을 소정의 두께로 형성하고, 리소그라피를 통해서 소자의 활성영역을 정의하여 감광막패턴을 형성하고 그것을 마스크로서 사용하는 반응성이온식각에 의해 상기 제 1 절연막(32)을 비등방적으로 식각하여 상기 활성영역에서 상기 반도체기판(31)을 노출시키는 공정과' 화학증착(CVD)법에 의해 상기 노출된 긴(31) 위에만 제 1 도전형의 에피층(33)을 선택적으로 성장시킨 후, 상기 제 1 절연막(32)을 제거하는 공정과;상기 에피층(33)의 성장공정에서 상기 제 1 절연막(32)과 상기 에피층(33)칸의 계면에서 생성된 결정결함을 고온열처리에 의해 제거하는 공정과; 화학증착법에 의해 웨이퍼의 전 표면 위에 약 4000∼6000Å 정도의 두께로 제 2 절연막(34)을 형성하고, 웨이퍼의 전 표면 위에 상기 제 2 절연막(34)의 판차 높이(H) 이상의 두께로 감광막(35)을 도포하는 공정과; 반응성 이온 식각법애 의해 상기 에피층(33)의 상부 표면이 노출될 때까지 상기 감광막(35)과 상기 제 2 절연막(34)을 평탄하게 식각하고, 상기 제 2 절연막(34) 위에 남아 있는 상기 감광막(35)을 제거한 후, 웨이퍼의 전 표면 위에 약 2000∼4000Å 정도의 두께로 콜렉터로서 사용될 제 1도전형의 제 1 도전층을 형성하는 공정과; 리소그라피방법으로 상기 콜렉터를 정의하고 상기 제 1 도전층을 식각하여 콜렉터(36)을 형성한 후, 화학증착법에 의해 웨이퍼의 전 표면 위에 약 2000∼4000Å정도의 두께로 제 3 절연막(37)을 형성하는 공정과; 웨이퍼의 전 표면 위에 약 1∼3Mm 정도의 두께로 반도체층(38)을 형성하고 그것의 표면을 연마함으로써, 평판면(39)을 갖는 상기 반도체층(38)을 포함하는 제 1 기판을 형성하는 공정과; 제2 반도체기판(310)의 표면 위에 제 4 절연막(311)을 형성하여 제 2 기판을 형성하는 공정과; 상기 평탄면(39)을 갖는 상기 제 1 기판을 뒤집어 상부표면에 제 4 절연막(311)이 형성된 제 2 기판(310)과 마주 대하도록 하여, 상기 제 1 기판 위의 상기 평탄면(39)과 상기 제 2 기판 위의 상기 제 4 절연막(311)의 표면을 상호 접합시키는 공정과; 상기 제 1 기판의 판도체층(31)을 연마하여 제거하고, 상기 제 2 절연막(34)의 일부를 식각하여 상기 에피층(33)의 측벽이 약 2000Å 정도의 높이로 노출되게 한 후, 웨이퍼의 표면 위에 제 5의 절연막을 형성하는 공정과; 반응성 이온 식각법에 의해 상기 에피층(33)의 측벽 위의 제 5 절연막만 남도록 상기 제 5 절연막을 비등방적으로 식각하여서 제 1의 측벽 절연막(313)을 형성하는 공정과: 상기 에피층(33)의 노출된 표면위에 약 1500Å 정도의 두께로 제 6 절연막(314)을 형상하고, 상기 측벽 절연막(313)을 제거하는 공정과; 전 표면 위에 화학증착법을 이용해서 제 2 도전형의 제 2 도던층(315)을 형성하고, 화학적-기계적인연마법으로 상기 제 2 도전층(315)을 평탄화시키는 공정과; 상기 제 6 절연막(314)을 완전히 게거하고, 리소그라피에 의해 상기 제 2 도전층(315) 위에 감광막 패턴을 형성하고, 반응성 이온 식각에 의해 상기 감광막 패턴을 마스크로서 사용하여 상기 제 2 도전층(315)을 비등방적으로 식각하는 것에 의해 외인성 베이스 영역(315a)을 형성하고 상기 감광막 패턴을 제거하는 공정과; 열산화에 의해 상기 에피층(33)과 상기 외인성 에이스층(315a) 위에 제 7의 절연막(317,317)을 형성하고, 상기 에피층(33) 위에 형성된 상기 절연막(316)을 통해서 상기 에피층(33)으로 제 2 도전형의 불순물(318)을 주입하여, 상기 에피층(33)의 상부에 얇은 베이스 접합(318a)을 형성하는 공정과; 웨이퍼의 표면 위에 제 8 절연막을 약 1000Å 정도의 두께로 형성하고, 반응성 이온 식각에 의해 상기 제 8 절연막을 비등방적으로 식각하는 것에 의해 제 2의 측벽 절연막(319)을 형성하고, 상기 접합 영역(318a) 위의 절연막(316)을 제거함으로써 상기 접합 영역(318a)이 노출되도록 하는 공정과; 화학증착법에 의해 웨이퍼의 전 표면 위에 약 2000Å 정도의 두께로 제 1 도전형의 제 3 도전층을 형성하고, 리소그라피에 의해 에미터 영역을 정의하여, 상기 제 3 도전층을 식각하는 것에 의해 에미터(320)를 형성하는 공정과; 웨이퍼의 전표면 위에 제 9의 절연막(321)을 형성하고, 열처리를 수행함으로써, 불순물을 활성화하여 소자내의 각 접합들을 형성함과 아울러 상기 외인성 베이스 영역(315a)과 진성 베이스 영역(33,318a)이 서로 연결되도록 하는 공정과; 리소그라피에 의해 상기 제 9 절연막(321)을 식각함으로써 접속 구멍들을 형성하는 공정과' 웨이퍼의 전 표면 위에 금속층을 형성하고, 리소그라피에 의해 상기 금속층을 식각함으로써, 콜렉터 전극(322)과 베이스 전극(323) 및 에미터 전극(324)을 각각 형성한 후, 상기 전극들의 합금화를 위한 열처리를 수행하는 공정을 포함하는 것을 특징으로 하는 SOI 기판을 갖는 동종접합 쌍극자 트랜지스터장치의 제조방법
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