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이종접합측면쌍극자트랜지스터장치의제조방법

  • 기술번호 : KST2015074489
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 이종접합 측면 쌍극자 트랜지스터장치의 제조방법(Method for Manufacturing Heterojunction lateral Bipolar Transistor Device)실리콘산화막(11) 위에 얇게 형성된 n- 실리콘층(12)을 갖는 SOI 기판 위에 열산화에 의한 완전한 소자격리(13)를 하고, 실리콘산화막(14)을 형성하고, 에미터와 서브-컬렉터 부분인 n++영역(22)을 정의하고, n++영역(22)의 실리콘산화막(14)을 식각하며, 측벽 실리콘 질화막(15)을 형성하며, n++영역(16)을 형성하기 위해서 n형 불순물을 이온주입(17)하고, 열산화하여서 n++영역(16)에 실리콘산화막(18)을 형성하며, 베이스영역을 정의하고, 베이스영역의 측벽 실리콘질화막(15)을 완전히 제거하며, 실리콘질화막(15)의 제거로 노출된 실리콘층을 비등방적으로 식각하고 실리콘층이 노출되어 있는 베이스영역(111)에만 선택적으로 p형 실리콘-게르마늄(Si1-xGex)(112)을 성장시키고, p++층(115)을 실리콘-게르마늄층(112) 위에 성장시키며, p++층(115)에 열산화막(116)을 형성하며, 에미터 마스크(24)를 사용해서 에미터 부분을 정의해주고, 실리콘산화막(18)을 식각한 후, 노출된 에미터부분의 n++실리콘층(16a)을 습식식각하는 데, p형 실리콘-게르마늄(Si1-xGex)(112)층은 식각되지 않도록 선택적 습식식각법을 사용하며, n++다결정 실리콘층(120)을 화학증착법으로 형성하고, 에미터 마스크(24)를 다시 사용해서 다결정 실리콘층(120)을 정의하고 식각하며, 실리콘산화막(121)을 형성하고 열처리함으로써 주입된 불순물을 활성화시키고, 에미터와 베이스의 접합을 형성하며, 접촉부분(25)을 정의하고, 정의된 감광막을 마스크로 반응성 이온 식각하여 실리콘산화막(121,116,18)을 식각하고 감광막을 제거하며, 타이타늄을 형성하고 열처리하여 타이타늄 실리사이드(122)를 형성한다.이로써, 동작속도가 크게 향상될 수 있으며, 소자크기를 획기적으로 줄일 수 있어서, MOSFET 소자와 비슷한 수준의 높은 집적도를 얻을 수 있게 된다.
Int. CL H01L 29/72 (2006.01)
CPC H01L 29/66242(2013.01)
출원번호/일자 1019940010557 (1994.05.14)
출원인 한국전자통신연구원
등록번호/일자 10-0135051-0000 (1998.01.09)
공개번호/일자 10-1995-0034818 (1995.12.28) 문서열기
공고번호/일자 (19980420) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1994.05.14)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이경수 대한민국 대전직할시유성구

대리인

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번호 이름 국적 주소
1 김영길 대한민국 서울특별시 강남구 테헤란로 ***, 대흥빌딩 ***호 (역삼동)
2 원혜중 대한민국 서울특별시 강남구 테헤란로**길 **, 서울빌딩 *층 (역삼동)
3 이화익 대한민국 서울시 강남구 테헤란로*길** (역삼동,청원빌딩) *층,***,***호(영인국제특허법률사무소)
4 김명섭 대한민국 서울특별시 강남구 테헤란로**길 *, 테헤란오피스빌딩 ***호 시몬국제특허법률사무소 (역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent
1994.05.14 수리 (Accepted) 1-1-1994-0048788-22
2 출원심사청구서
Request for Examination
1994.05.14 수리 (Accepted) 1-1-1994-0048789-78
3 특허출원서
Patent Application
1994.05.14 수리 (Accepted) 1-1-1994-0048787-87
4 명세서등보정서
Amendment to Description, etc.
1994.07.12 수리 (Accepted) 1-1-1994-0048790-14
5 출원인정보변경 (경정)신고서
Notification of change of applicant's information
1997.03.21 수리 (Accepted) 1-1-1994-0048791-60
6 대리인선임신고서
Notification of assignment of agent
1997.08.19 수리 (Accepted) 1-1-1994-0048792-16
7 의견제출통지서
Notification of reason for refusal
1997.12.15 발송처리중 (Ready to be dispatched) 1-5-1994-0027465-47
8 등록사정서
Decision to grant
1997.12.30 발송처리완료 (Completion of Transmission) 1-5-1994-0027466-93
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

실리콘 산화막(11)위에 제 1 도전형의 실리콘층(12)이 형성된 SOI 기판을 이용하여 반도체 장치를 제조하는 방법에 있어서; 열 산화에 의해 활성 영역의 상기 실리콘층(12)에 소자격리를 위한 실리콘 산화막(13)을 형성하는 공정과; 웨이퍼의 표면 위에 실리콘 산화막(14)을 형성하고, 리소그라피에 의해 에미터와 서브-컬렉터 영역을 정의하여 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로서 사용하는 반응성 이온 식각법에 의해 상기 실리콘 산화막(14)을 식각하여 활성영역의 상기 실리콘층(12)을 노출시키는 공정과; 상기 노출된 실리콘층(12)과 상기 실리콘 산화막(14) 위에 화학증착법에 의해 실리콘 질화막을 형성하고, 반응성 이온 식각법으로 상기 실리콘 질화막을 비등방적으로 식각하는 것에 의해 측벽 실리콘 질화막(15)을 형성함과 아울러 활성영역의 상기 실리콘층(12)을 노출시키는 공정과; 상기 노출된 실리콘층(12)으로 제 1 도전형의 불순물 이온들인 As 이온(17)을 주입하여 에미터와 서브-컬렉터로 사용될 한쌍의 n++형의 제 1 도전층들(16)을 형성하는 공정과; 선택적인 열산화에 의해 상기 제 1 도전층들(16) 위에만 선택적으로 실리콘 산화막(18)을 형성하고, 리소그라피에 의해 베이스를 정의하여 감광막 패턴(110)을 형성하는 공정과; 상기 감광막 패턴(110)을 마스크로서 사용하는 식각에 의해 베이스가 형성될 영역에 위치한 측벽 절연막(15a)을 제거하여 상기 실리콘층(12)의 표면(19)을 노출시키는 공정과; 반응성 이온 식각으로 상기 실리콘층(12)을 비등방적으로 식각하여 상기 실리콘 산화막(11)의 표면(111)을 노출시키고, 상기 감광막 패턴(110)을 제거하는 공정과; 상기 실리콘 산화막(11)의 노출된 표면(111) 위에만 선택적으로 p+형의 불순물이 고농도로 도핑된 실리콘-게르마늄Si1-xGex층(112)을 성장시키는 공정과; 상기 Si1-xGex층(112) 위에만 화학증착법으로 p++형의 제 2 도전층(115)을 선택적으로 성장시키는 공정과; 저온 열산화 방법에 의해 상기 제 2 도전층(115) 위에 실리콘 산화막(116)을 선택적으로 성장시키고, 에미터 영역을 열어주어 에미터 영역의 제 1 도전층(16a)을 노출시키는 공정과; 습식식각으로 상기 에미터 영역의 제 1 도전층(16a)을 완전히 제거하고, 웨이퍼의 표면 위에 화학증착법으로 에미터 영역이 채워지도록 n++형의 다결정 실리콘층(120)을 형성하는 공정과; 리소그라피에 의해 에미터 영역을 정의하여 감광막 패턴을 형성하고, 그것을 마스크로서 사용하여 상기 제 3 도전층(120)을 식각한 후 상기 감광막 패턴을 제거하는 공정과; 웨이퍼의 전 표면 위에 실리콘 산화막(121)을 형성하고, 열처리를 수행하는 공정과; 리소그라피방법으로 접촉영역을 정의하여 감광막 패턴을 형성하고, 그것을 마스크로서 사용하여 상기 실리콘 산화막(121)과 상기 실리콘 산화막(116) 및 상기 실리콘 산화막(18)을 순차로 식각한 후, 상기 감광막 패턴을 제거하는 공정과; 웨이퍼의 표면 위에 타이타늄층을 형성하고 열처리를 수행하여 타이타늄 실리사이드층(122)을 형성한 후, 상기 실리콘 산화막(121) 위의 상기 타이타늄층을 제거하는 공정과; 웨이퍼의 표면 위에 금속층을 형성하고, 리소그라피에 의해 전극 영역들을 정의하여 감광막 패턴을 형성하고 그것을 마스크로서 사용하여 상기 금속층을 식각함으로써 에미터, 베이스, 컬렉터의 금속전극(123)을 각각 형성하는 공정을 포함하는 것을 특징으로 하는 이종접합 측면 쌍극자 트랜지스터장치의 제조방법

2 2

제1항에 있어서, 상기 에미터 영역을 열어주는 공정은 리소그라피법으로 에미터 영역을 정의하여 감광막 패턴(117)을 형성하고, 상기 감광막 패턴(117)을 마스크로서 사용하여 상기 실리콘 산화막(18)을 식각하여 상기 에미터 영역의 제 1 도전층(16a)을 노출시키는 공정을 포함하는 것을 특징으로 하는 이종접합 측면 쌍극자 트랜지스터장치의 제조방법

3 3

제1항에 있어서, 상기 베이스층(112)의 폭은 비등방적으로 식각되는 상기 측벽 실리콘 질화막(15)의 폭과 두께에 의하여 결정되는 것을 특징으로 하는 이종접합 측면 쌍극자 트랜지스터장치의 제조방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.