소자의 활성 영역과 콜렉터 영역을 한정하는 소정깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥을 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조

제1항에 있어서, 상기 활성 영역의 트랜치 영역이 베이스 전극으로 사용되는 것을 특징으로 하는 바이폴라 트랜지스터 구조

제1항에 있어서, 상기 활성 영역의 트랜치 하단에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역과 콜렉터 영역의 실리콘 기둥에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역을 불순물 열 확산에 의해서 연결하는 것을 특징으로 하는 바이폴라 트랜지스터 구조

제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 구조

제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 구조

제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 구조

제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 구조

소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥을 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되는 트랜지스터를 두 개 이상 서로 인접한 위치에 배치하여 트랜치 하단에 구비되어 있는 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산층을 불순물 열 확산법으로 연결 구성하는 것을 특징으로 하는 바이폴라 트랜지스터

제8항에 있어서, 상기 활성 영역의 트랜치 영역이 베이스 전극으로 사용되는 것을 특징으로 하는 바이폴라 트랜지스터

제8항에 있어서, 상기 활성 영역의 트랜치 하단에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역과 콜렉터 영역의 실리콘 기둥에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역을 불순물 열 확산에 의해서 연결하는 것을 특징으로 하는 바이폴라 트랜지스터

제8항 내지 제10항중 어느 한 항에 있어서, 상기 제1도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터

제8항 내지 제10항중 어느 한 항에 있어서, 상기 제2도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터

제8항 내지 제10항중 어느 한 항에 있어서, 상기 제1도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터

제8항 내지 제10항중 어느 한 항에 있어서, 상기 제2도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터

제1도전형 실리콘 반도체 기판상에 소정 두께의 제1산화막을 형성한 후 일정 부분의 제1산화막을 제거하고, 상기 제1산화막이 제거된 부분을 식각하여 소정 깊이의 트랜치를 형성하는 제1공정과; 상기 공정으로 형성된 트랜치 벽면에만 제2산화막을 형성한 후 포토 마스크 공정에 의해 콜렉터 전극용 트랜치 기둥의 제2산화막만을 제거하고 불순물 확산 마스크로 이용하여 노출된 부분에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 불순물을 소정농도로 확산시켜 불순물 확산 영역을 형성하는 제2공정과; 상기 공정에서 형성된 제1, 제2 산화막을 제거한 후 제1도전형의 불순물을 소정농도로 도핑시켜 불순물층인 베이스 영역을 형성한 후 기판 전면에 소정두께의 제3산화막을 형성하는 제3공정과; 상기 제3산화막 상부에 제1도전형 불순물이 소정농도로 도핑된 제1다결정 실리콘층을 소정의 두께로 형성한 후 평탄화하고 상기 트랜치 영역에 매립된 상기 제1다결정 실리콘층을 소정 두께로 식각하는 제4공정과; 상기 트랜치 기둥주변의 산화막을 제거하여 베이스 전극의 접속부를 형성할 수 있도록 하는 제5공정과; 상기 제5공정을 통하여 산화막이 제거된 부분에 제1다결정 실리콘층을 사용하여 베이스전극을 접속시킨 후 상기 트랜치 기둥의 상부에 제2도전형 불순물이 소정농도로 도핑된 제2다결정 실리콘층을 소정두께로 형성하여 에미터 전극을 형성시키는 제6공정; 및 상기 반도체 기판상에 소정두께의 제3산화막을 증착시킨 후 상기 공정으로 형성된 다결정실리콘 베이스 전극 영역과 다결정실리콘 에미터 전극영역 및 고농도 제2도전형 콜렉터 전극영역의 상부를 노출시킨 후 각 영역에 금속 전극을 형성하는 제7공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제2공정은 상기 제1도전형 반도체 기판상에 소정두께의 제2산화막을 형성하는 제1단계와; 상기 단계에서 형성된 제2산화막을 이등방성 건식 식각하여 트렌치 벽면에만 상기 제2산화막을 남겨두고, 트랜치 밑면의 산화막을 제거하는 제2단계와; 포토 마스크 공정에 의해 콜렉터 전극용 트랜치 기둥의 산화막을 제거하는 제3단계와; 상기 단계를 통하여 제거되지 않은 산화막을 불순물 확산 마스크로 이용하여 노출된 부분에 상기 제2도전형의 불순물을 소정농도로 확산시켜 불순물 확산 영역을 형성하는 제4단계로 이루어지는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제16항에 있어서, 상기 제1단계에서 형성되는 제2산화막의 두께는 최하 2000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제16항에 있어서, 상기 제1단계에서 형성되는 제2산화막의 두께는 최대 3000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제16항에 있어서, 상기 제1단계에서 형성되는 제2산화막의 두께는 2000Å~3000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제16항에 있어서, 상기 제4단계에서 형성되는 불순물 확산 영역의 제2도전형의 불순물을 농도가 1×1021/㎤ 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제16항에 있어서, 상기 제4단계에서 형성되는 불순물 확산 영역의 제2도전형의 불순물을 농도가 1×1021/㎠ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제16항에 있어서, 상기 제4단계에서 형성되는 불순물 확산 영역의 제2도전형의 불순물을 농도가 1×1020~1×1021/㎠ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제1공정에서 형성되는 제1산화막의 두께는 최소 2000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제1공정에서 형성되는 제1산화막의 두께는 최대 5000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제1공정에서 형성되는 제1산화막의 두께는 2000 ~ 5000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제1공정에서 트랜치를 형성하는 방식은 반도체 기판이 노출된 부분을 이등방성 건식 식각하는 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제1공정에서 형성되는 트랜치의 식각 깊이는 최소 0

제15항에 있어서, 상기 제1공정에서 형성되는 트랜치의 식각 깊이는 최대 2

제15항에 있어서, 상기 제1공정에서 형성되는 트랜치의 식각 깊이는 0

제15항에 있어서, 상기 제3공정에서 베이스 영역을 형성하기 위해 도핑되는 제1도전형의 불순물 농도가 5×1016/㎤ 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제3공정에서 베이스 영역을 형성하기 위해 도핑되는 제1도전형의 불순물 농도가 1×1018/㎤ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제3공정에서 베이스 영역을 형성하기 위해 도핑되는 제1도전형의 불순물 농도가 5×1016~1×1018/㎠ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제3공정에서 형성되는 제3산화막의 두께는 최소 0

제15항에 있어서, 상기 제3공정에서 형성되는 제3산화막의 두께는 최대 1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제3공정에서 형성되는 제3산화막의 두께는 0

제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 농도가 1×1020/㎤ 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 농도가 1×1020/㎤ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 농도가 1×1020~1×1021/㎤ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 두께가 최소 0

제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 두께가 최대 3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 두께가 0

제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 평탄화하는 방식은 기계 화학적 연마방식을 사용하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 이등방성 건식 식각하는 두께는 최소 0

제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 이등방성 건식 식각하는 두께는 최대 0

제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 이등방성 건식 식각하는 두께는 0

제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층을 형성하기 위해 도핑하는 제2도전형의 불순물 농도가 1×1020/㎤ 이상인 것을 특징을 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제6공정에서 트랜지 기둥의 상부에 형성되는 제2다결정 실리콘층을 형성하기 위해 도핑되는 제2도전형의 불순물 농도가 1×1020/㎤ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층을 형성하기 위해 도핑되는 제2도전형의 불순물 농도가 1×1020~1×1021/㎤ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층의 두께가 최소 0

제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층의 두께가 최대 0

제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층의 두께가 0

제15항에 있어서, 상기 제7공정에서 증착되는 제3산화막의 두께는 최소 0

제15항에 있어서, 상기 제7공정에서 증착되는 제3산화막의 두께는 최대 1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항에 있어서, 상기 제7공정에서 증착되는 제3산화막의 두께는 0

제15항 내지 제55항중 어느 한 항에 있어서, 상기 제1도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항 내지 제55항중 어느 한 항에 있어서, 상기 제2도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항 내지 제55항중 어느 한 항에 있어서, 상기 제1도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법

제15항 내지 제55항중 어느 한 항에 있어서, 상기 제2도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법