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다중 처리기 시스템에 위치한 시스템 제어기 내에 있는 펜티움 프로세서의 데이타 처리회로에 있어서, 프로세서의 제어에 따라 전송되는 읽기 및 쓰기 데이타를 임시 저장하는 데이터 버퍼(41)와, 입출력 포트 인에이블 로직의 인에이블 신호가 가해질 때 스왑 로직부(45)에서 전송된 쓰기 데이타를 임시 저장한 후, 외부로부터 클록신호가 발생하고 프로세서에서 쓰기 신호가 발생되면 상기 데이타 버퍼(41)에 그 쓰기 데이타를 전송하는 쓰기 임시 버퍼(43)와, 상기 클록신호가 발생하고 프로세서에서 읽기 신호와 데이타 엑세스 신호가 발생되면 상기 데이타 버퍼(41)에 저장된 읽기 데이타를 임시 저장한 후, 상기 인에이블신호가 가해질 때 스왑 로직부(45)에 그 읽기 데이타를 전송하는 읽기 임시 버퍼(44)와, 서로 다른 데이타의 포트 선택신호와 바이트 인에이블 신호를 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(45)를 제어하는 스왑 제어부(42)와, 상기 스왑 제어부(42)에 의한 제어신호와 프로세서의 쓰기/읽기 신호를 해석하여 해당 데이타를 그에 상응한 포트로 전송하거나 해당 포트에서 읽은 데이타를 래칭하는 스왑 로직부(45)로 구성된 시스템 제어기의 프로세서 데이타 처리회로
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제1항에 있어서, 상기 스왑 제어부(45)는 다수개의 입출력 포트의 크기에 상응한 포트선택신호를 받아서 해당 포트를 인에이블시키는 신호를 발생하고, 프로세서로부터 전달된 유효한 비트를 지정하기 위해 사용하는 바이트 인에이블 신호를 받아 억세스 반복회수를 표시하는 신호를 발생하는 포트선택로직(42a)과, 상기 포트선택로직(42a)으로부터 발생된 포트 인에이블 신호와 억세스 신호를 나타내는 신호를 클록(CLOCK)에 따라 받아 상기 쓰기 임시 버퍼(43) 또는 읽기 임시 버퍼(44)와 스왑 로직부(42)를 제어하는 상태 제어기(42b)로 구성된 것을 특징으로 하는 시스템 제어기의 프로세서 데이타 처리회로
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제1항에 있어서, 상기 스왑 로직부(45)는, 상기 쓰기 임시 버퍼(43)(WBUF)(43)를 통해 전송되는 데이타를 해당 포트로 인에이블 신호에 따라 선택하는 쓰기 버퍼 선택 로직(45A')과, 상기 쓰기 버퍼 선택 로직(45A')에 의해 선택된 데이타를 저장한 후 전송하는 버퍼(DL_OUTD63:0)(45A)를 포함하여 구성된 쓰기용 스왑로직(45A)과; 상기 해당 입출력 포트로부터 전송되는 데이타를 모두 읽어들이고, 해당 포트 인에이블 신호를 받아들이는 버퍼(DL_IND)(45B')와, 상기 해당 입출력 포트로부터 전송되는 데이타를 모두 읽어들이고, 해당 포트 인에이블 신호를 받아들이는 버퍼(DL_IND)(45B')와, 상기 버퍼(DL_IND)(45B')를 통해 전송되는 입출력 데이타를 해당 포트 인에이블 신호에 따라 선택하는 읽기 버퍼 선택 로직(45B)과, 상기 읽기 버퍼 선택 로직(45B)에 의해 선택된 데이타를 읽기 반복회수만큼 저장한 후 읽기 임시 버퍼(44)에 전송하는 버퍼(T_BUF)(45B')로 구성된 것을 특징으로 하는 시스템 제어기의 프로세서 데이타 처리회로
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