디지탈 위상 검출부(11)로부터 리이드 신호와 래그 신호, 그리고 외부의 클럭신호를 입력받아 래그 신호가 입력될때만 래그 신호를 검출하여 출력하는 래그 입력 처리 수단(21), 디지탈 위상 검출부(11)로부터 리이드 신호와, 데이터 천이 입력 신호를 입력받고, 상기 래그 입력 처리 수단(21)의 래그 신호를 입력받아 각각의 입력된 데이터를 계수하여 카운트 값을 출력하는 카운터 수단(23), 상기 카운터 수단(23)의 출력을 입력받아 외부의 필터 선택 신호에 의해 선택된 카운트 값을 출력하는 필터 선택 수단(25), 상기 필터 선택 수단(25)의 출력과 외부의 클럭 및 시스템 리셋 신호를 입력받아 하강 에지를 검출하여 필터링된 리이드 신호와 필더링된 래그 신호, 그리고 필터링된 데이터를 출력하는 하강 에지 검출 수단(26), 및 상기 하강 에지 검출 수단(26)의 출력을 부정 논리합하여 리셋 신호를 출력하는 부정 논리합 게이트 수단(27)을 구비하는 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제1항에 있어서, 상기 부정 논리합 게이트 수단(27)의 출력과 외부의 시스템 리셋 신호를 입력받아 논리곱하여 리셋 신호를 출력하는 논리곱 게이트 수단(22)을 더 구비하는 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제1항 또는 제2항에 있어서, 외부의 필터 선택 신호를 입력받아 이를 반전시켜 필터 선택 수단(25)에 출력하는 인버터 수단(24)을 더 구비하는 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제1항에 있어서, 상기 래그 입력 처리 수단(21)은, 클럭 단자에 시스템 클럭을 입력받고, 리셋 단자에 디지탈 위상 검출부(11)의 리이드 신호를 입력받고, 데이터 입력 단자(D)는 인가 전압(VDD)을 입력받아 출력하는 플립 플롭 수단, 및 상기 플립플롭 수단의 출력과 디지탈 위상 검출부(11)의 래그 신호를 논리곱하여 출력하는 논리곱 게이트로 구성된 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제1항에 있어서, 상기 카운터 수단(23)은, 논리곱 게이트 수단(22)의 리셋 신호에 의해 리셋되고, 디지탈 위상 검출부(11)의 리이드 신호를 입력받아 이를 계수하여 TAP8 신호와 TAP32 신호를 출력하는 제1 64 리플 카운터(231), 상기 논리곱 게이트 수단(22)의 리셋 신호에 의해 리셋되고, 디지탈 위상 검출부(11)로부터 데이터 천이 입력 신호를 입력받아 이를 계수하여 TAP12 신호와 TAP48 신호를 출력하는 96 리플 카운터(232), 및 상기 논리곱 게이트 수단(22)의 리셋 신호에 의해 리셋되고, 상기 래그 입력 처리 수단(21)의 출력인 래그 신호를 입력받아 이를 계수하여 TAP8 신호와 TAP32 신호를 출력하는 제2 64 리플 카운터(233)로 구성된 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제5항에 있어서, 상기 제1, 제2 64 리플 카운터(231,233)는, 6단의 플립 플롭으로 구성되어 제1 단의 플립를롭에서부터 제4단 플립플롭의 출력 TAP8과 제6단의 출력 TAP32를 출력하는 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제5항에 있어서, 상기 96 리플 카운터(232)는, 한 개의 3 카운터와 5단의 플립 플롭으로 구성되어 상기 3 카운터의 출력을 플립플롭은 입력받아 제3단 플립플롭의 출력 TAP12와 제5단 플립플롭의 출력 TAP48을 출력하는 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제1항에 있어서, 상기 필터 선택 수단(25)은, 상기 제1 64 리플 카운터(231)의 출력 TAP8과 TAP32를 입력받고, 상기 인버터(24)의 반전된 필터 선택 신호와 외부의 필터 선택 신호를 입력받아 두 개의 입력 중 하나의 카운트 값을 선택하여 하강 에지 검출 수단(26)에 출력하는 제1 필터 선택 회로(251), 상기 96 리플 카운터(232)의 출력 TAP12와TAP48을 입력받고, 상기 인버터(24)의 반전된 필터 선택 신호와 외부의 필터 선택 신호를 입력받아 두 개의 입력 중 하나의 카운트 값을 선택하여 하강 에지 검출 수단(26)에 출력하는 제2 필터 선택 회로(252), 및 상기 제2 64 리플 카운터(233)의 출력 TAP8과 TAP32를 입력받고, 상기 인버터(24)의 반전된 필터 선택 신호와 외부의 필터 선택 신호를 입력받아 두 개의 입력 중 하나의 카운트 값을 선택하여 하강 에지 검출 수단(26)에 출력하는 제3 필터선택 회로(251)로 구성된 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제8항에 있어서, 상기 필터 선택 회로(251 내지 253)는, 상기 카운터 수단(23)의 각 리플 카운터(231 내지 233)로 부터의 출력과 상기 인버터(24)의 반전된 필터 선택 신호를 입력받아 논리곱하여 출력하는 제1 논리곱 게이트, 상기 카운터 수단(23)의 각 리플 카운터(231 내지 233)로 부터의 출력과 외부의 필터 선택 신호를 입력받아 논리곱하여 출력하는 제2 논리곱 게이트, 및 상기 제1 논리곱 게이트와 상기 제2 논리곱 게이트의 출력을 입력받아 부정 논리합하여 출력하는 부정 논리합 게이트로 구성된 것을 특징으로 하는 클럭 복원을 위한 디지탈 순차 랜덤 워크 필터

제1항에 있어서, 상기 하강 에지 검출 수단(26)은, 필터 선택 수단(25)의 출력을 데이터 단자(D)에 입력받고, 외부의 클럭 및 시스템 리셋 신호를 입력받아 출력하는 제1 플립플롭(31), 외부의 클럭 신호를 반전시켜 출력하는 인버터(32)