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불순물이 고농도로 도핑된 실리콘 기판의 표면의 소정 부분에 보호막을 형성하고 상기 보호막을 식각 마스크로 사용하여 상기 실리콘 기판의 노출된 부분을 건식 식각하여 팁을 형성하는 공정과, 상기 팁의 모서리가 뾰족해지도록 팁이 표면과 실리콘 기판이 표면을 열 산화시켜 산화막을 형성하는 공정과, 상기 팁에 형성된 산화막의 표면에 측벽을 형성하고 상기 측벽이 형성되지 않은 부분의 산화막을 두껍게 성장시켜 제1게이트 절연막을 형성하는 공정과, 상기 산화막과 제1게이트 절연막의 상부에 CVD 방법으로 제2게이트 절연막을 형성하는 공정과, 상기 제2게이트 절연막의 상부에 게이트 전극을 형성하고 이 게이트 전극의 상부에 상기 팁과 대응하는 부분이 매우 얇고 나머지 부분은 두꺼운 희생막을 형성하는 공정과, 상기 희생막을 에치 백하여 제거함과 동시에 상기 팁과 대응하는 부분의 게이트 전극을 제거하여 상기 제2게이트 절연막을 노출시키는 공정과, 상기 게이트 전극을 식각 마스크로 사용하여 상기 제1및 제2게이트 절연막의 노출된 부분을 게이트 전극의 하부에서 측방향으로도 제거되어 게이트 전극이 오버 행되도록 습식 식각하여 상기 팁을 노출시키는 공정을 구비하는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 실리콘 기판이 N형인 전계 방출소자의 제조방법
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제1항에 있어서, 상기 보호막을 열산화막으로 형성하는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 보호막을 산화막과 질화막으로 형성하는 전계 방출소자의 제조방법
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제3항 또는 제4항에 있어서, 상기 보호막을 100nm-500nm의 두께로 형성하는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 팁을 SF6 가스를 사용하여 상기 실리콘 기판(21)을 등방성 식각하는 1단계 식각과 SF6 가스와 O2 가스를 혼합하여 상기 등방성 식각된 부분을 비등방성 식각하여 형성하는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 측벽을 형성하는 공정은, 상기 보호막 및 산화막의 상부에 Si3N4 박막을 100nm-400nm 정도의 두께로 증착하는 단계와, 상기 Si3N4 박막을 RIE(Reactive Ion Etching)에 의해 에치 백하는 단계로 이루어지는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 제1게이트 절연막을 LOCOS(Local Oxidation of Silicon) 방법으로 성장하는 전계 방출소자의 제조방법
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제8항에 있어서, 상기 제1게이트 절연막을 100nm-1000nm의 두께로 형성하는 전계 방출소자의 제조방법
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방출소자의 제조방법
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제10항에 있어서, 상기 제2게이트 절연막을 100-1000nm의 두께로 형성하는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 게이트 전극을 W, TiW, Mo, Au 의 금속, 폴리실리콘 또는 실리사이드로 형성하는 전계 방출소자의 제조방법
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제1항에 있어서, 상기 희생막을 SOG(Spin-On-Glass)막으로 형성하는 전계 방출소자의 제조방법
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