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규소/규소게르마늄 쌍극자 트랜지스터 제조방법

  • 기술번호 : KST2015075239
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 규소／규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 제1전도층, 제2전도층, 제3전도층이 순차적으로 형성되고 소자격리가 형성된 반도체 기판 상에 규소／규소게르마늄을 소정 두께로 성정하는 제1단계와; 상기 제2단계의 성장된 규소／규소게르마늄 위에 제1절연막, 금속성 실리사이드, 제2절연막을 순차적으로 도포하는 제2단계와; 상기 베이스 전극으로 사용되는 금속성 실리사이드와 규소／규소게르마늄을 연결하기 위하여 마스크를 사용하여 상기 제2절연막, 금속성 실리사이드 및 제1절연막을 연속적으로 식각한 후 제4전도층을 형성하는 제3단계와; 상기 에미터 영역상에 있는 제2절연막과 금속성 실리사이드막을 제거하고 측벽다결정규소를 형성한 후, 상기 노출된 제4전도층 및 측벽다결정규소를 선택적으로 산화하여 산화막을 형성 시킴으로써 에미터－베이스를 절연하는 제4단계와; 상기 에미터상에 노출된 제1절연막을 식각한 후 제5전도층을 형성하는 제5단계와; 절연막을 도포하고 접촉구멍을 형성한 다음 금속배선 공정을 하는 제6단계를 포함하여 수행되며, 금속성 실리사이드막을 비활성 베이스 전극으로 사용하므로 비활성 베이스 전극 및 전송선의 저항이 감속하고 최대 진동주파수가 증가하게 되며, 자기정렬 구조임에 따라 차단주파수가 증가하고, 또한, 금속성 실리사이드와 다결정규소 측면에서 접합하므로 열처리에 의한 계면 요출이 금속성 실리사이드와 하부의 규소／규소게르마늄 계면에 생기지 않고 금속성 실리사이드와 다결정규소 측면에 접합하므로 열처리에 의한 계면 요출이 금속성 실리사이드와 하부의 규소／규소게르마늄 계면에 생기지 않고 금속성 실리사이드와 다결정 규소 측면에 생기게 되고, 비활성 베이스 전극이 절연막에 의하여 샌드위치되므로 저항이 균일하게 되어 양산성 있게 집적회로에 적용될 수 있는 효과가 있다.
Int. CL H01L 29/70 (2006.01)
CPC H01L 29/66242(2013.01) H01L 29/66242(2013.01)
출원번호/일자 1019950052691 (1995.12.20)
출원인 한국전자통신연구원, 주식회사 케이티
등록번호/일자
공개번호/일자 10-1997-0054343 (1997.07.31) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1995.12.20)
심사청구항수 23

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 주식회사 케이티 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 조덕호 대한민국 대전광역시 유성구
2 이수민 대한민국 대전광역시 유성구
3 한태현 대한민국 대전광역시 유성구
4 염병렬 대한민국 대전광역시 유성구
5 편광의 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 김영길 대한민국 서울특별시 강남구 테헤란로 ***, 대흥빌딩 ***호 (역삼동)
2 원혜중 대한민국 서울특별시 강남구 테헤란로**길 **, 서울빌딩 *층 (역삼동)
3 이화익 대한민국 서울시 강남구 테헤란로*길** (역삼동,청원빌딩) *층,***,***호(영인국제특허법률사무소)
4 김명섭 대한민국 서울특별시 강남구 테헤란로**길 *, 테헤란오피스빌딩 ***호 시몬국제특허법률사무소 (역삼동)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination		 1995.12.20 수리 (Accepted) 1-1-1995-0203934-85
2 특허출원서
Patent Application		 1995.12.20 수리 (Accepted) 1-1-1995-0203932-94
3 대리인선임신고서
Notification of assignment of agent		 1995.12.20 수리 (Accepted) 1-1-1995-0203933-39
4 출원인정보변경 (경정)신고서
Notification of change of applicant's information		 1997.05.07 수리 (Accepted) 1-1-1995-0203935-20
5 대리인선임신고서
Notification of assignment of agent		 1997.08.25 수리 (Accepted) 1-1-1995-0203936-76
6 의견제출통지서
Notification of reason for refusal		 1998.09.28 발송처리완료 (Completion of Transmission) 1-5-1995-0107566-49
7 지정기간연장신청서
Request for Extension of Designated Period		 1998.11.28 수리 (Accepted) 1-1-1995-0755934-21
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 1999.01.20 수리 (Accepted) 4-1-1999-0010652-29
9 거절사정서
Decision to Refuse a Patent		 1999.01.25 발송처리완료 (Completion of Transmission) 9-5-1999-0014690-46
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2000.01.14 수리 (Accepted) 4-1-2000-0005008-66
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.04.09 수리 (Accepted) 4-1-2002-0032774-13
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.03.13 수리 (Accepted) 4-1-2009-5047686-24
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.04.19 수리 (Accepted) 4-1-2010-5068437-23
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.01.10 수리 (Accepted) 4-1-2012-5005621-98
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.03.21 수리 (Accepted) 4-1-2012-5058926-38
19 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.08 수리 (Accepted) 4-1-2012-5122434-12
20 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.07.31 수리 (Accepted) 4-1-2013-5106568-91
21 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.11 수리 (Accepted) 4-1-2014-5018159-78
22 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

반도체 기판상에 제1전도층, 제2전도층, 제3전도층이 순차적으로 형성되고 소자격리를 한 후 규소／규소게르마늄을 소정 두께로 성장하는 제1단계와; 상기 제1단계의 성장된 규소／규소게르마늄 위에 제1절연막과, 금속성 실리사이드, 제2절연막을 순차적으로 도포하는 제2단계와; 상기 베이스 전극으로 사용되는 금속성 실리사이드와 규소/규소게르마늄을 연결하기 위하여 마스크를 사용하여 상기 제2절연막, 금속성 실리사이드 및 제1절연막을 연속적으로 식각한 후 제4전도층을 형성하는 제3단계와; 상기 에미터 영역상에 있는 제2절연막과 금속성 실리사이드막을 제거하고 측벽다결정규소를 형성한 후, 상기 노출된 제4전도층 및 측벽다결정규소를 선택적으로 산화하여 산화막을 형성시킴으로써 에미터－베이스를 절연하는 제4단계와; 상기 에미터상에 노출된 제1절연막을 식각한 후 제5전도층을 형성하는 제5단계와; 절연막을 도포하고 접촉구멍을 형성한 다음 금속배선 공정을 하는 제6단계를 포함하여 수행되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

2 2

제1항에 있어서, 상기 반도체기판이 p-규소기판 또는 N-규소기판인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

3 3

제1항에 있어서, 상기 제1전도층이 N+싱커 또는 P+매몰층인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

4 4

제1항에 있어서, 상기 제2전도층이 N+싱커 또는 P+싱커인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

5 5

제1항에 있어서, 상기 제3전도층이 N-싱커 또는 P-에피인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

6 6

제1항에 있어서, 상기 제4전도층이 P+베이스링커 또는 N+베이스링커인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

7 7

제1항에 있어서, 상기 제5전도층이 N+다결정규소 또는 P+다결정규소인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

8 8

제1항에 있어서, 상기 제1절연막 및 제2절연막이 질화막인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

9 9

제1항 또는 제3항에 있어서, 상기 제1전도층의 불순물 농도범위가 1019∼1021㎝-3인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

10 10

제1항 또는 제4항에 있어서, 상기 제2전도층의 불순물 농도범위가 1019∼1021㎝-3인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

11 11

제1항 또는 제5항에 있어서, 상기 제3전도층의 불순물 농도범위가 1016∼1018㎝-3인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

12 12

제1항 또는 제6항에 있어서, 상기 제4전도층의 불순물 농도범위가 1019∼1021㎝-3인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

13 13

제1항 또는 제7항에 있어서, 상기 제5전도층의 불순물 농도범위가 1019∼1021㎝-3인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

14 14

제1항 또는 제8항에 있어서, 상기 제1절연막의 두께가 30nm∼200nm인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

15 15

제1항 또는 제8항에 있어서, 상기 제2절연막의 두께가 100nm∼200nm인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

16 16

제1항 또는 제6항에 있어서, 상기 제4전도층에 불순믈을 주입하기 위하여 B, BF2 또는 P, As를 이온주입하거나, 인시츄(in－situ) B 또는 P 도핑을 하는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

17 17

제1항 또는 제7항에 있어서, 상기 제5전도층에 불순믈을 주입하기 위하여 As, P 또는 B를 이온주입하거나, 인시츄(in－situ) P 또는 B 도핑을 하는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

18 18

제1항에 있어서, 상기 금속성 실리사이드막으로 TiSix, TiW, TiN, PtSix, WSix 또는 이들의 조합을 사용하는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

19 19

제18항에 있어서, 상기 X의 범위가 0∼2

20 20

제18항 또는 제19항에 있어서, 상기 금속성 실리사이드막의 두께가 50nm∼300nm인 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

21 21

제1항에 있어서, 상기 산화막은 HIPOX(HIgh Pressure Pressure Oxidation) 장비를 이용하여 형성되는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

22 22

제1항 또는 제8항에 있어서, 상기 금속성 실리사이드막이 열처리에 의하여 규소/규소게르마늄과 반응하는 것을 억제하기 위하여 질화막으로 금속성 실리사이드막을 샌드위치시킨 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

23 23

제1항 또는 제6항에 있어서, 상기 비활성 베이스 전극인 금속성 실리사이드막과 활성 베이스막인 규소/규소게르마늄을 전기적으로 연결하기 위하여 제4전도층을 사용하는 것을 특징으로 하는 규소/규소게르마늄 쌍극자 트랜지스터 제조방법

24
지정국 정보가 없습니다
순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - 패밀리정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 JP03249921 JP 일본 FAMILY
2 JP09181090 JP 일본 FAMILY
3 US05668022 US 미국 FAMILY

DOCDB 패밀리 정보

순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - DOCDB 패밀리 정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 JP3249921 JP 일본 DOCDBFAMILY
2 JP9181090 JP 일본 DOCDBFAMILY
3 JPH09181090 JP 일본 DOCDBFAMILY
4 US5668022 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.