매몰 컬렉터가 형성된 반도체 기판상에 제1산화막, 베이스용 도전성 박막, 제2산화막을 순차적으로 형성하는 제1단계와; 상기 제2산화막과 도전성 박막을 패터닝 한 후 노출된 제2산화막과 도전성 박막의 측벽에 예비 스페이서를 형성하는 제2단계와; 상기 공정을 통하여 노출된 제1산화막을 제거한 후, 정의된 활성영역상에 컬렉터층을 상기 베이스용 박막과 대략 같은 높이로 선택적으로 성장시키고 제2산화막과 예비 스페이서를 소정 두께로 식각하는 제3단계와; 상기 컬렉터층을 산화시켜 열산화막을 형성한 후, 상기 예비 스페이서를 제거하는 제4단계와; 결과물 전면에 폴리실리콘을 도포한 후 열산화 공정을 진행하여 제2산화막 상부에는 규소 산화막을, 상기 예비 스페이서가 제거된 부위에는 폴리실리콘 스페이서를 형성하는 제5단계와; 상기 베이스용 박막과 스페이서 및 컬렉터층을 노출시킨 후, SiGe/Si 베이스층을 형성하는 제6단계와; 상기 SiGe/Si 층 상부에 베이스 전극을 형성하는 제7단계와; 베이스 전극을 정의하는 마스크로 상기 제1산화막의 일부를 노출시킨 후, 결과물 전면에 제3산화막을 형성하는 제8단계와; 에미터를 정의하는 마스크를 이용하여 상기 SiGe/Si 층 표면을 노출시킨 후, 식각부의 측벽에 절연막 스페이서를 형성한 후, 정의된 에미터 영역에 선택적으로 에미터층을 성장시키고 이 위에 에미터 전극을 형성시키는 제9단계와; 금속배선 공정을 수행하는 제10단계로 이루어진 것을 특징으로 하는 초자기 정렬 바이폴라 트랜지스터의 제조방법

제1항에 있어서, 상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법

제1항에 있어서, 상기 반도체 기판은 Si, SiGe 또는 Ge으로 된 완충층, 및 Ge으로 구성된 이종접합 기판인 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법

제1항에 있어서, 상기 반도체 기판은 Si층 위에 다이아몬드 층이 형성되고 그 위에 Si 또는 Ge층으로 이루어진 이종접합 기판인 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법

제1항에 있어서, 상기 제1단계의 베이스용 도전성 박막이 인-시츄(in-situ)로 불순물이 첨가된 폴리실리콘, SiGe, 또는 Ge으로 이루어진 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법

제1항에 있어서, 상기 제5단계 대신에 상기 예비 스페이서가 제거된 부위에만 Si의 선택적 에피택셜 성장방법을 이용하여 상기 다결정성 도전성 박막과 인접한 측벽 부위에는 폴리실리콘으로 구성되고, 상기 컬렉터층에 인접한 측벽에는 단결정 실리콘으로 규성된 이중층 스페이서를 형성하는 단계를 수행하는 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법

제1항에 있어서, 상기 제6단계의 이종접합 구조의 SiGe/Si 베이스층의 계면이 기생전위 발생으로 인한 소자 성증의 열화를 방지하기 위해 SiGe층을 형성하는 공정을 부가한 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법

제1항에 있어서, 상기 제7단계의 베이스 전극물질은 베이스 기생 저항을 최소화 할 수 있도록, 스퍼터링 증착된 실리사이드 금속으로 이루어진 것을 특징으로 하는 초자기 정렬 바이폴러 트랜지스터의 제조방법