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디지털 신경 회로망을 위한 소정의 비트수(N) x 소정의 비트수(N)의 곱셈방법에 있어서, 곱셈 결과로 나오는 2N개의 비트 중에서 최하위 비트(비트 0)부터 상위 비트 순으로 차례로 N-1개의 비트(비트 N-2, 비트 N-3, …, 비트 1 및 비트 0)와 최상위에서 두 번째 비트(비트 2N-1)를 버리는 제1과정; 및 상기 제1과정의 결과로 남은 나머지 N개의 비트(비트 2N, 비트 2N-2, 비트 2N-3, 비트 2N-4, …, 비트 N+1, 비트 N 및 비트 N-1)를 곱셈 결과로 선택하는 제2 과정으로 이루어지는 것을 특징으로 하는 신경망을 위한 곱셈방법
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제1항에 있어서, 상기 소정의 비트수(N)가 4 비트이며; 곱셈 결과로 나오는 8개의 비트 중에서 최하위 비트(비트 0)부터 상위 비트 순으로 차례로 3개의 비트(비트 2, 비트 1 및 비트 0)와 최상위에서 두 번째 비트(비트 6)를 버리는 제1 과정; 및 상기 제1 과정의 결과로 남은 나머지 4개의 비트(비트 7, 비트 5, 비트 4 및 비트 3)를 곱셈 결과로 선택하는 제2 과정으로 이루어지는 것을 특징으로 하는 신경망을 위한 곱셈방법
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디지털 신경 회로망을 위한 소정의 비트수(N) x 소정의 비트수(N)로 구성된 곱셈기에 있어서, 소정의 비트수(N)로 된 2개의 입력수치를 입력받아 소정의 비트수(N) x 소정의 비트수(N)의 곱셈을 수행하여 2N개의 비트로 된 결과수치를 출력하는 곱셈수단; 및 상기 곱셈수단의 2N개의 비트로 된 결과수치와 N개의 비트로 된 2개의 상기 입력수치들을 입력받아 상기 결과수치인 2N개의 비트 중에서 최하위 비트(비트 0)부터 상위 비트 순으로 차례로 N-1개의 비트(비트 N-2, 비트 N-3, …, 비트 1 및 비트 0)와 최상위에서 두 번째 비트(비트 2N-1)를 버리고, 남은 나머지 N개의 비트(비트 2N, 비트 2N-2, 비트 2N-3, 비트 2N-4, …, 비트 N+1, 비트 N 및 비트 N-1)를 상기 곱셈기의 곱셈 결과로 선택하여 N개의 비트로 된 곱셈결과를 출력하는 최대치 보정수단으로 구성되는 것을 특징으로 하는 신경망을 위한 곱셈기
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제3항에 있어서, 상기 소정의 비트수(N)가 4 비트이며; 4개의 비트로 된 2개의 입력수치를 입력받아 4개의 비트 x 4개의 비트의 곱셈을 수행하여 8개의 비트로 된 결과수치를 출력하는 곱셈수단; 및 상기 곱셈수단의 8개의 비트로 된 결과수치와 4개의 비트로 된 2개의 상기 입력수치들을 입력받아 상기 결과수치인 8개의 비트 중에서 최하위 비트(비트 0)부터 상위 비트 순으로 차례로 3개의 비트(비트 2, 비트 1 및 비트 0)와 최상위에서 두 번째 비트(비트 6)를 버리고, 남은 나머지 4개의 비트(비트 7, 비트 5, 비트 4 및 비트 3)를 상기 곱셈기의 곱셈 결과로 선택하여 4개의 비트로 된 곱셈결과를 출력하는 최대치 보정수단으로 구성되는 것을 특징으로 하는 신경망을 위한 곱셈기
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