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반도체 소자의 T-형 게이트 전극을 형성하기 위한 방법에 있어서, 소정의 하부층이 형성된 반도체 기판에 제1레지스트를 도포하는 단계; 노광 및 현상 공정을 이용하여, 상기 T-형 게이트 전극의 다리부분이 형성될 부분을 중심으로 한쪽 지역이 오픈된 레지스트 패턴을 형성하는 단계; 전체 구조 상부에 상기 다리부분의 더미 패턴을 형성하기 위한 소정의 제1박막을 증착하는 단계; 전체 구조 상부에 제2레지스트를 도포하는 단계; 상기 제1박막이 노출될 때까지 상기 제2레지스트를 에치-백하는 단계; 상기 제1박막의 노출 부위를 식각하는 단계; 상기 제1박막과 동일한 제2박막을 증착하는 단계; 전체 구조 상부에 제3레지스트를 도포한 다음, 노광 및 현상 공정을 실시하여, 상기 T-형 게이트 전극의 머리부분을 형성하기 위한 레지스트 패턴을 형성하는 단계; 상기 제2박막의 노출 부위 및 상기 제1박막의 더미 패턴 부분을 식각하는 단계; 게이트 전극용 금속층을 증착하는 단계; 및 잔류 레지스트 및 그 상부의 상기 금속층을 제거하는 단계를 포함해서 이루어진 반도체 소자의 게이트 전극 형성 방법
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제1항에 있어서, 상기 제2레지스트를 에치-백하는 단계는, 상기 제2레지스트를 전면 노광하는 단계; 및 상기 제1박막이 노출될 때까지 상기 제2레지스트를 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법
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제1항에 있어서, 상기 제2레지스트 및 상기 제3레지스트는 형상 반전 레지스트인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법
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제2항 또는 제3항에 있어서, 상기 제2포토레지스트 전면성 노광 단계 후에, 베이킹 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법
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제4항에 있어서, 상기 베이킹 단계는 약 100
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제1항에 있어서, 상기 제1박막 및 상기 제2박막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법
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제1항 또는 제6항에 있어서, 상기 제1박막 및 상기 제2박막은 약 100
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제6항에 있어서, 상기 제1박막 식각 단계 및 상기 제2박막 식각 단계는 약 30:1의 BOE HF용액을 이용하여 각각 수행되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법
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제1항에 있어서, 상기 제1박막 및 상기 제2박막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법
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반도체 소자의 2개의 다리부분을 가진 T-형의 이중 게이트 전극을 형성하기 위한 방법에 있어서, 소정의 하부층이 형성된 반도체 기판에 제1레지스트를 도포하는 단계; 노광 및 현상 공정을 이용하여, 상기 T-형 게이트 전극의 2개의 다리부분이 형성될 부분 사이의 지역이 오픈된 레지스트 패턴을 형성하는 단계; 전체 구조 상부에 상기 2개의 다리부분의 더미 패턴을 형성하기 위한 소정의 제1박막을 증착하는 단계; 전체 구조 상부에 제2레지스트를 도포하는 단계; 상기 제1박막이 노출될 때까지 상기 제2레지스트를 에치-백하는 단계; 상기 제1박막의 노출 부위를 식각하는 단계; 상기 제1박막과 동일한 제2박막을 증착하는 단계; 전체 구조 상부에 제3레지스트를 도포한 다음, 노광 및 현상 공정을 실시하여, 상기 T-형 게이트 전극의 머리부분을 형성하기 위한 레지스트 패턴을 형성하는 단계; 상기 제2박막의 노출 부위 및 상기 제1박막의 더미 패턴 부분을 식각하는 단계; 게이트 전극용 금속층을 증착하는 단계; 및 잔류 레지스트 및 그 상부의 상기 금속층을 제거하는 단계를 포함해서 이루어진 반도체 소자의 이중 게이트 전극 형성 방법
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제10항에 있어서, 상기 제2레지스트를 에치-백하는 단계는, 상기 제2레지스트를 전면성 노광하는 단계; 및 상기 제1박막이 노출될 때까지 상기 제2레지스트를 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법
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제10항에 있어서, 상기 제2레지스트 및 상기 제3레지스트는 형상 반전 레지스트인 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법
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제11항 또는 제12항에 있어서, 상기 제2포토레지스트 전면성 노광 단계 후에, 베이킹 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법
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제13항에 있어서, 상기 베이킹 단계는 약 100
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제10항에 있어서, 상기 제1박막 및 상기 제2박막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법
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제10항 또는 제15항에 있어서, 상기 제1박막 및 상기 제2박막은 약 100
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제15항에 있어서, 상기 제1박막 식각 단계 및 상기 제2박막 식각 단계는 약 30:1의 BOE HF용액을 이용하여 각각 수행되는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법
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제10항에 있어서, 상기 제1박막 및 상기 제2박막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법
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