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상위수준 합성을 위한 트윈 래치를 갖는 분할 버스 구조
- 기술번호 : KST2015076132
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 초 대규모 집적(VLSI) 기술의 발달에 힘입어 하나의 칩에 집적될 수 있는 회로의 규모와 복잡도가 갈수록 커지는 반면 회로의 개발요구 기간은 점차 짧아지고 있다. 이에 따라 이들 회로의 설계에 사용되는 설계자동화 기술도 종전의 도면수준과 논리수준에서 상위수준과 시스템수준으로 그 추상화 수준이 점점 높아지고 있다. 상위수준합성은 회로의 동작에 대한 알고리즘이나 행위 수준의 입력 사양으로 부터 기능 유닛, 레지스터, 멀티플렉서, 버스 등과 같은 레지스터 전송 수준의 요소들과 이들의 동작을 제어하는 제어부가 연결된 회로를 생성하는 과정이다. 일반적으로 상위수준합성을 자동화하기 위해 특정한 목표구조를 가정하는데 레지스터 전송수준의 요소들의 상호연결 형태에 따라 멀티플렉서 지향 구조와 버스 지향 구조가 있다. 분할 버스 구조는 버스 지향 구조의 한 형태로 버스 면적을 줄이기 위해 고안된 구조이다.본 발명은 상위수준합성을 위한 버스 지향 구조의 하나인 분할 버스 구조에서 요구되는 버스의 갯수를 줄이기 위해 트윈 래치를 사용하여 그 구조를 개선한 것이다. 즉, 트윈 래치를 추가함으로써 버스를 통해 연산자 데이터를 읽어 들이는 데이터 전송요구를 시간축상에서 분산시켜 결과적으로 요구되는 버스의 수를 줄임으로써 전체적인 회로의 면적을 줄일 수 있다. |
|---|---|
| Int. CL | G06F 13/40 (2006.01) |
| CPC | G06F 13/4022(2013.01) |
| 출원번호/일자 | 1019970043553 (1997.08.30) |
| 출원인 | 한국전자통신연구원 |
| 등록번호/일자 | 10-0243114-0000 (1999.11.15) |
| 공개번호/일자 | 10-1999-0020108 (1999.03.25) 문서열기 |
| 공고번호/일자 | (20000201) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (1997.08.30) |
| 심사청구항수 | 2 |