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상위수준 합성을 위한 계층구조의 제어기 및 인터럽트 처리회로

  • 기술번호 : KST2015076150
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 상위수준 합성을 위한 계층 구조의 제어기 및 인터럽트 처리 회로에 관한 것이다.초 대규모 집적(VLSI) 기술의 발달로 한 개의 칩에 백만 개 이상의 소자를 집적할 수 있지만 이런 복잡한 칩을 수작업으로 설계하기 어렵다. 기능이 다양해지고 설계가 복잡해짐에 따라서 상위수준에서 회로의 알고리즘 동작을 기술하여 검증하고 합성 툴에 의해 자동 설계하는 캐드(CAD) 툴의 필요성이 증대되었다. 현재 응용 목적용 집적회로(ASIC) 설계 분야의 설계에 많이 적용되는 합성 캐드(CAD) 툴은 연결정보(netlist)에서 도면정보를 생성하는 물리합성, 논리식이나 상태천이도 정보로부터 회로도를 생성하는 논리합성 그리고 회로의 알고리즘을 구현한 프로그램으로부터 회로도를 생성하는 상위수준합성으로 분류된다. 물리합성과 논리합성 기술은 많이 발전하여 응용 목적용 집적회로(ASIC) 설계에 활용되고 있으나 상위수준합성은 미래 기술로 연구가 활발히 진행되고 있다. 상위수준합성에 의해 자동 생성되는 회로는 제어기와 데이터 처리기의 구조를 갖는다.본 발명은 제어 중심(control-dominated) 회로에 응용할 목적으로 계층적 구조를 갖으며 인터럽트를 처리할 수 있는 상위수준 합성을 위한 계층 구조의 제어기 및 인터럽트 처리 회로에 관한 것이다.
Int. CL H04L 25/00 (2006.01)
CPC G06F 9/268(2013.01)
출원번호/일자 1019970047181 (1997.09.12)
출원인 한국전자통신연구원
등록번호/일자 10-0240658-0000 (1999.10.28)
공개번호/일자 10-1999-0025516 (1999.04.06) 문서열기
공고번호/일자 (20000115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.09.12)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박영수 대한민국 대전광역시 서구
2 박인학 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination		 1997.09.12 수리 (Accepted) 1-1-1997-0149695-80
2 특허출원서
Patent Application		 1997.09.12 수리 (Accepted) 1-1-1997-0149693-99
3 대리인선임신고서
Notification of assignment of agent		 1997.09.12 수리 (Accepted) 1-1-1997-0149694-34
4 등록사정서
Decision to grant		 1999.08.30 발송처리완료 (Completion of Transmission) 9-5-1999-0271823-38
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2008.11.06 수리 (Accepted) 1-1-2008-5055008-50
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

주 유한상태 머신 블록과,

상기 주 유한상태 머신 블록으로부터 출력되는 다수의 출력 제어 신호에 의해 동작되는 다수의 부 유한상태 머신 블록과,

상기 부 유한상태 머신 블록으로부터 부 유한상태 머신의 동작이 끝남을 알리는 신호를 검출하여 상기 주 유한상태 머신 블록으로 제어 신호를 출력하는 오알 게이트와,

상기 주 유한상태 머신 블록으로 인터럽트 요청 신호를 전달하며 상기 주 유한상태 머신 블록으로부터 공급되는 처리 허가 신호에 따라 동작되는 다수의 인터럽트 유한상태 머신 블록을 포함하여 구성된 것을 특징으로 하는 상위수준 합성을 위한 계층 구조의 제어기

2 2

주 유한상태 머신 블록의 인터럽트 처리를 위해 다수의 입력 제어 신호를 입력으로 하여 제 1 클럭에 따라 제어 신호를 주 유한상태 머신 블록으로 전달하는 제 1 래치 회로와,

주 유한상태 머신 블록의 현재 상태 값을 제 1 클럭에 따라 상기 주 유한상태 머신 블록으로 전달하는 제 2 래치 회로와,

상기 주 유한상태 머신 블록으로부터 출력되는 제어 신호를 입력으로 하여 제 2 클럭에 따라 다수의 제어 신호를 출력하는 제 3 래치 회로를 포함하여 구성된 것을 특징으로 하는 상위수준 합성을 위한 계층 구조 제어기의 인터럽트 처리회로

3 3

상위 및 하위 인터럽트 유한상태 머신 블록에서 인터럽트 우선 처리를 위하여 상기 인터럽트 유한상태 머신 블록의 어느 한 출력 신호와 상위 인터럽트 신호를 입력하는 제 1 노아 게이트와,

상기 인터럽트 유한상태 머신 블록의 또 다른 출력 신호와 다른 상위 인터럽트 신호를 입력하는 제 2 노아 게이트와,

상기 제 2 노아 게이트의 출력과 전역 리셋 신호를 입력으로 하는 제 1 앤드 게이트와,

상기 제 1 노아 게이트의 출력, 상기 제 1 앤드 게이트의 출력 및 제 2 클럭에 따라 제어 신호를 출력하는 D형 플립플롭 회로와,

상기 D형 플립플롭 회로의 출력과 전역 리셋 신호를 각각 입력으로 하는 제 2 앤드 게이트와,

상기 제 2 앤드 게이트의 출력을 입력으로 하는 하위 인터럽트 유한상태 머신 블록을 포함하여 구성된 것을 특징으로 하는 상위수준 합성을 위한 계층 구조 제어기의 인터럽트 처리회로

4 4

주 유한상태 머신 블록과 부 유한상태 머신 블록의 인터럽트 처리 시작 허가를 위해 상기 주 유한상태 머신 블록의 출력과 상기 부 유한상태 머신 블록의 출력을 입력으로 하는 제 1 오알 게이트와,

상기 제 1 오알 게이트의 출력과 제 2 클럭을 입력으로 하는 낸드 게이트와,

다수의 인터럽트 요청 신호를 입력으로 하는 제 2 오알 게이트와,

다수의 인터럽트 종료 신호를 입력으로 하는 제 3 오알 게이트와,

상기 제 2 오알 게이트의 출력을 입력으로 하는 인버터와,

상기 인버터의 출력과 상기 제 3 오알 게이트의 출력을 입력으로 하는 제 1 앤드 게이트와,

상기 제 2 오알 게이트의 출력과 상기 제 1 앤드 게이트의 출력과 상기 낸드 게이트의 출력을 입력으로 하는 JK형 플립플롭 회로와,

상기 JK형 플립플롭 회로의 출력과 제 1 클럭을 입력으로 하는 제 2 앤드 게이트와,

상기 JK형 플립플롭 회로의 출력과 제 2 클럭을 입력으로 하는 제 3 앤드 게이트를 포함하여 구성된 것을 특징으로 하는 상위수준 합성을 위한 계층 구조 제어기 의 인터럽트 처리회로

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.