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평면 매립형 반도체 구조 및 그 제조방법

  • 기술번호 : KST2015076385
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 평면 매립형 반도체 레이저의 구조 및 그 제조방법으로 특히, 부가적인 공정없이 전류차단층 구조를 변화시켜 반도체 레이저와 광섬유와의 결합 효율을 향상시키는 방법에 관한 것으로서, 평면 매립형 반도체 레이저의 제작은 활성층 영역을 정의하기 위한 메사식각 공정, 활성층 영역으로의 전류 주입을 위하여 활성층 주변에 전류차단층의 1차 재성장 공정 및 활성층 영역 위의 클래드층과 오옴접촉층을 형성하기 위한 2차 재성장 공정으로 구성함으로써, 전류차단층의 구조를 바꾸어 줌으로 인해 효율적으로 출사광의 형태가 변형되는 것을 방지할 수 있을 뿐만 아니라, 전류차단층 구조를 자유롭게 조절할 수 있으므로 출사광의 크기를 증가시킬 수 있어 높은 광결합효율을 가진 평면 매립형 반도체 레이저를 얻을 수 있는 효과가 있다.
Int. CL H01L 29/20 (2006.01)
CPC H01S 5/2206(2013.01)
출원번호/일자 1019980016751 (1998.05.11)
출원인 한국전자통신연구원, 주식회사 케이티
등록번호/일자 10-0276078-0000 (2000.09.26)
공개번호/일자 10-1999-0084767 (1999.12.06) 문서열기
공고번호/일자 (20010115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.05.11)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 주식회사 케이티 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 조호성 대한민국 부산광역시 동래구
2 박경현 대한민국 대전광역시 유성구
3 이중기 대한민국 대전광역시 유성구
4 장동훈 대한민국 대전광역시 유성구
5 박철순 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 이화익 대한민국 서울시 강남구 테헤란로*길** (역삼동,청원빌딩) *층,***,***호(영인국제특허법률사무소)
2 김명섭 대한민국 서울특별시 강남구 테헤란로**길 *, 테헤란오피스빌딩 ***호 시몬국제특허법률사무소 (역삼동)

최종권리자

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번호 이름 국적 주소
1 주식회사 케이티 대한민국 경기도 성남시 분당구
2 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent
1998.05.11 수리 (Accepted) 1-1-1998-0053067-99
2 출원심사청구서
Request for Examination
1998.05.11 수리 (Accepted) 1-1-1998-0053068-34
3 특허출원서
Patent Application
1998.05.11 수리 (Accepted) 1-1-1998-0053066-43
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
1999.01.20 수리 (Accepted) 4-1-1999-0010652-29
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2000.01.14 수리 (Accepted) 4-1-2000-0005008-66
6 등록사정서
Decision to grant
2000.07.31 발송처리완료 (Completion of Transmission) 9-5-2000-0191055-63
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2002.04.09 수리 (Accepted) 4-1-2002-0032774-13
9 출원인정보변경(경정)신고서
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2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.03.13 수리 (Accepted) 4-1-2009-5047686-24
11 출원인정보변경(경정)신고서
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2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
12 출원인정보변경(경정)신고서
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2010.04.19 수리 (Accepted) 4-1-2010-5068437-23
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2012.01.10 수리 (Accepted) 4-1-2012-5005621-98
14 출원인정보변경(경정)신고서
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2012.03.21 수리 (Accepted) 4-1-2012-5058926-38
15 출원인정보변경(경정)신고서
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2012.06.08 수리 (Accepted) 4-1-2012-5122434-12
16 출원인정보변경(경정)신고서
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2013.07.31 수리 (Accepted) 4-1-2013-5106568-91
17 출원인정보변경(경정)신고서
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2014.02.11 수리 (Accepted) 4-1-2014-5018159-78
18 출원인정보변경(경정)신고서
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2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

반도체 기판 상에 형성된 메사식각된 이종접합 구조의 활성층과, 상기 활성층 주변에 흐르는 누설전류를 차단하기 위한 전류차단층과, 이 전류차단층 위에 금속을 증착하기 위한 오옴 접촉층이 형성된 평면 매립형 이종접합 구조를 갖는 반도체 레이저에 있어서,

상기 전류차단층은, 제1의 p 형 전류차단층 위에 제1의 n형 전류차단층, 제2의 p형 전류차단층, 제2의 n형 전류차단층, p형 클래드층이 순차로 형성된 구조(p-n-p-n-p)를 가지는 것을 특징으로 하는 평면 매립형 반도체 레이저 구조

2 2

제 1 항에 있어서,

상기 제 1의 n형 전류차단층은 상기 p형 클래드층의 유효굴절율을 낮춤과 동시에 상기 활성층 측면을 통해 흐르는 누설전류를 감소시키기 위해 최대한 활성층과 가깝게 형성된 것을 특징으로 하는 평면 매립형 반도체 레이저 구조

3 3

제 1 항에 있어서,

상기 제 2 의 n형 전류차단층은, 상기 활성층의 누설전류를 차단함과 동시에 상기 활성층으로부터의 높이가 상기 p형 클래드층에 의해 변형되는 광의 형태를 바로 잡아주기 위한 높이로 형성된 것을 특징으로 하는 평면 매립형 반도체 구조

4 4

평면 매립형 반도체 제조방법에 있어서,

활성층 영역을 정의하기 위한 메사식각의 제 1 공정과;

활성층 영역으로의 전류 주입을 위하여 활성층 주변에 전류차단층을 제 1 차 재성장하는 제 2 공정과;

활성층 영역 위의 클래드층과 오옴접촉층을 형성하기 위한 제 2 차 재성장하는 제 3 공정을 포함하는 것을 특징으로 하는 평면 매립형 반도체 레이저 제조방법

5 5

제 4 항에 있어서, 상기 제 1 공정은

n형 InP 기판(23) 상에 이종접합 구조의 활성층(22)과 p형 InP 클래드층(21)을 액상결정성장 및 유기금속화학증착 장비를 이용하여 성장시키는 제 1 단계와;

n형 InP 기판(23) 상에 이종접합 구조의 활성층(22)과 p형 InP 클래드층(21)을 성장시킨 후 절연막(20)을 증착하고 메사 형성을 위한 스트라이프를 형성시키는 제 2 단계와;

상기 절연막을 식각 마스크로 하여 메사식각을 수행하는 제 3 단계로 이루어진 것을 특징으로 하는 평면 매립형 반도체 구조의 제조방법

6 6

제 4 항에 있어서, 상기 제 2 공정은

전류차단층을 재성장시키기 위해, 재성장층을 p형 InP층(24), n형 InP층(25), p형 InP층(26), n형 InP층(27)으로 형성하는 것을 특징으로 하는 평면 매립형 반도체 구조의 제조방법

7 7

제 6 항에 있어서, 상기 제 1 n형 전류차단층(25)은

활성층 측면을 통해 흐르는 누설전류를 줄여주기 위해 최대한 활성층과 가깝게 형성하는 것을 특징으로 하는 평면 매립형 반도체 구조의 제조방법

8 8

제 6 항에 있어서, 상기 제 2 n형 전류차단층(27)은

활성층으로부터의 높이를 p형 InP 클래드층에 의해 변형되는 광의 형태를 바로 잡아 주기 위한 높이로 형성하는 것을 특징으로 하는 평면 매립형 반도체 구조의 제조방법

9 9

제 4 항에 있어서, 제 3 공정은

메사식각을 위해 사용된 절연막(20)을 제거하는 제 1 단계와;

상기 절연막(20) 제거 후 p형 InP 클래드층(28)과 InGaAs 오옴접촉층을 성장시키는 제 2 단계로 이루어진 것을 특징으로 하는 평면 매립형 반도체 구조의 제조방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.