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커패시터와 자기 정렬된 이중 게이트 전극을 갖는 반도체 소자의 제조 방법

  • 기술번호 : KST2015076460
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 CMOS메모리 소자에서 게이트 전극의 저항값은 게이트 전극의 재질에 따라서 차이를 가지게 되며 통상적으로 사용되는 폴리 실리콘막을 사용한 게이트 전극은 금속 재질의 게이트 전극에 비하여 상대적으로 높은 저항값을 가지고 있어 상대적으로 신호 처리에 소모되는 전력의 손실이 높으며, 구동 성능 또한 느리다. 또한 일반적으로 사용되고 있는 실리사이드를 사용한 게이트 전극의 저항값은 알루미늄 등과 같은 작은 저항의 금속 게이트에 비하면 큰 저항값을 가지고 있다. 한편 반도체 소자의 고집적화를 구현하기 위하여서는 필수적으로 소자의 제조 공정에 자기 정렬 방식을 사용하여야 만이 미세 패턴의 구현이 가능하게 된다. 따라서, 본 발명은 이와 같은 게이트 전극의 재질에 의한 반도체 소자의 성능을 개선하고, 커패시터를 가진 서브 마이크론급 이하의 반도체 소자의 제조 방법을 구현하기 위하여, 메모리 소자의 게이트 전극을 저 저항 물질인 금속 배선을 사용하여 폴리 실리콘막과 알루미늄막 등과 같은 금속 박막의 다층 구조로 게이트를 형성하고, 소자의 제조 공정이 보편화되어 있는 실리콘 CMOS제조 공정을 사용하여 폴리 실리콘막의 커패시터를 가진 자기 정렬된 금속 게이트 구조물을 형성하는 것이다.
Int. CL H01L 27/085 (2006.01)
CPC H01L 27/092(2013.01) H01L 27/092(2013.01) H01L 27/092(2013.01) H01L 27/092(2013.01)
출원번호/일자 1019970054910 (1997.10.24)
출원인 한국전자통신연구원
등록번호/일자 10-0246625-0000 (1999.12.07)
공개번호/일자 10-1999-0033535 (1999.05.15) 문서열기
공고번호/일자 (20000315) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.10.24)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 유현규 대한민국 대전광역시 유성구
2 현영철 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1997.10.24 수리 (Accepted) 1-1-1997-0173921-12
2 출원심사청구서
Request for Examination		 1997.10.24 수리 (Accepted) 1-1-1997-0173922-68
3 특허출원서
Patent Application		 1997.10.24 수리 (Accepted) 1-1-1997-0173920-77
4 등록사정서
Decision to grant		 1999.11.19 발송처리완료 (Completion of Transmission) 9-5-1999-0348205-15
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

반도체 기판 상에 필드 산화막을 형성하여 활성 영역 및 필드 영역을 정의하는 단계;

게이트 산화막, 제1폴리 실리콘막, 식각 정지막, 및 제2폴리 실리콘막을 차례로 형성하는 단계;

상기 제2폴리 실리콘막, 식각 정지막, 제1폴리 실리콘막을 차례로 선택 식각 하여 상기 활성 영역 상에 게이트 구조체를 형성하고 상기 필드 영역 상에 커패시터 구조체를 형성하는 단계;

상기 게이트 구조체 및 상기 커패시터 구조체의 측면에 상기 제1 및 제2폴리 실리콘막과 식각 선택비를 갖는 물질로 스페이서를 형성하고 소스 및 드레인 접합 영역을 형성하는 단계;

상기 커패시터 구조체의 상기 제2폴리 실리콘막 및 상기 식각 정지막을 제거하고, 유전막 및 제3폴리 실리콘막을 형성하는 단계;

전체 구조 상부에 평탄화된 절연막을 형성하는 단계;

상기 게이트 구조체의 제2폴리 실리콘막이 노출되도록 상기 절연막을 전면성 식각하는 단계; 및

상기 게이트 구조체의 제2폴리 실리콘막과 식각 정지막을 제거하여, 게이트 배선의 콘택을 위해 상기 게이트 구조체의 제1폴리 실리콘막을 노출시키는 단계

를 포함하여 이루어지는 반도체 소자의 제조 방법

2 2

제1항에 있어서,

상기 식각 정지막은

상기 제1, 제2 및 제3폴리 실리콘막과 식각 선택비를 갖는 산화막을 포함하여 이루어지는 반도체 소자의 제조 방법

3 3

제1항에 있어서,

상기 평탄화 절연막은

적어도 도핑된 저온 산화막과 SOG막을 포함하여 이루어지는 반도체 소자의 제조 방법

4 4

제1항 내지 제3항중 어느 한 항에 있어서,

상기 자기 정렬된 게이트 콘택홀 상에 알루미늄 게이트 배선을 형성하는 단계를 더 포함하여 이루어지는 반도체 소자의 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.