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안정한 전자 방출 특성을 갖는 전계 방출 소자 및그 제조 방법

  • 기술번호 : KST2015076551
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 저항체와 제어 트랜지스터 그리고 내열성이 크고 일함수가 낮은 박막을 캐소드 팁 상에 코팅하여 구성함으로서, 전자 방출을 크게 증대 시키고 전자 방출이 열화되는 단점을 억제할 수 있어서 안정한 전자 방출 특성을 갖게 하는 전계 방출 소자 및 그 제조 방법에 관한 것이다.종래 전계 방출 소자는 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용이 과다하고, 다수의 캐소드중 하나만이라도 게이트와 전기적으로 단락되면 전자 방출이 제대로 되지 않으며, 또한 전자 방출의 열화 등의 문제점을 지녔다. 그래서 본 발명은 절연성 기판 상에 실리콘 전계 방출 캐소드, 캐소드 팁 상에 고 내열성 및 저 일함수의 코팅막, 캐소드 아래의 저항체 및 박막 트랜지스터로 구성함으로서, 상기 박막 트랜지스터의 게이트 및 소오스에 인가되는 전압을 조정하여 상기 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있도록 하였다.따라서 본 발명은 전계 방출 특성의 제어 및 안정화에 용이하고, 균일성 제고 및 소자 파손의 억제 등의 효과를 크게 기대할 수 있으며, 대면적 및 저가격의 유리 등을 전계 방출 소자의 기판으로 사용할 수 있어 제조 생산성도 크게 증대시킬 수 있는 전계 방출 소자를 제시한다.
Int. CL H01J 1/30 (2006.01)
CPC H01J 1/3044(2013.01) H01J 1/3044(2013.01) H01J 1/3044(2013.01) H01J 1/3044(2013.01) H01J 1/3044(2013.01) H01J 1/3044(2013.01)
출원번호/일자 1019970053135 (1997.10.16)
출원인 한국전자통신연구원
등록번호/일자 10-0258174-0000 (2000.03.08)
공개번호/일자 10-1999-0032166 (1999.05.06) 문서열기
공고번호/일자 (20000601) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.10.16)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이진호 대한민국 대전광역시 유성구
2 강승열 대한민국 서울특별시 은평구
3 송윤호 대한민국 대전광역시 서구
4 조경익 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination		 1997.10.16 수리 (Accepted) 1-1-1997-0168417-05
2 특허출원서
Patent Application		 1997.10.16 수리 (Accepted) 1-1-1997-0168415-14
3 대리인선임신고서
Notification of assignment of agent		 1997.10.16 수리 (Accepted) 1-1-1997-0168416-59
4 등록사정서
Decision to grant		 2000.02.29 발송처리완료 (Completion of Transmission) 9-5-2000-0044389-93
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2008.11.06 수리 (Accepted) 1-1-2008-5055008-50
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

절연성 기판 상부에 형성된 실리콘 박막과,

상기 실리콘 박막의 선택된 영역에 형성된 캐소드 전극과,

상기 캐소드 전극의 선택된 영역 상에 형성된 원기둥형의 저항체와,

상기 저항체 상부에 형성된 원추형의 캐소드와,

상기 캐소드 표면에 형성된 얇은 코팅막과,

상기 캐소드 전극과 제 1 게이트 절연막에 의해 전기적으로 절연되며, 상기 캐소드와는 일정거리 이격되도록 형성된 제 1 게이트와,

상기 캐소드 전극과 전기적으로 연결되도록 상기 실리콘 박막에 형성된 드레인과,

상기 드레인과 채널을 사이에 두고 상기 실리콘 박막에 형성된 소오스와,

상기 채널과 제 2 게이트 절연막에 의해 전기적으로 절연되도록 형성된 제 2 게이트로 구성된 것을 특징으로 하는 전계 방출 소자

2 2

제 1 항에 있어서, 상기 절연성 기판은 산화막, 질화막, 석영 및 유리 중 어느 하나로 형성된 것을 특징으로 하는 전계 방출 소자

3 3

제 1 항에 있어서, 상기 캐소드는 도핑된 실리콘으로 형성되고, 상기 저항체는 도핑되지 않은 실리콘으로 형성된 것을 특징으로 하는 전계 방출 소자

4 4

제 1 항에 있어서, 상기 코팅막은 고 내열성 및 저 일함수의 물질인 DLC, TiN 및 HfN 중 어느 하나인 것으로 이루어진 것을 특징으로 하는 전계 방출 소자

5 5

제 4 항에 있어서, 상기 코팅막은 50Å 내지 1000Å의 두께로 이루어진 것을 특징으로 하는 전계 방출 소자

6 6

절연성 기판 상에 도핑되지 않은 비정질 실리콘 박막을 형성하는 단계와,

상기 비정질 실리콘 박막의 선택된 영역 상에 형성된 제 1 절연막 패턴을 마스크로 한 도펀트 이온 주입 및 열처리로 도핑된 다결정 실리콘으로 된 캐소드 전극을 형성하는 단계와,

상기 캐소드 전극 및 상기 제 1 절연막 패턴이 형성된 전체 구조 상에 도핑되지 않은 실리콘 박막 및 도핑된 실리콘 박막을 연속적으로 증착한 후, 상기 캐소드 전극 윗부분의 상기 도핑된 실리콘 박막의 선택된 영역 상에 원판 모양의 제 2 절연막 패턴을 형성하는 단계와,

상기 제 2 절연막 패턴을 마스크로 한 식각 공정으로 상기 도핑된 실리콘 박막 및 도핑되지 않은 실리콘 박막을 순차적으로 식각하여 상기 도핑된 실리콘 박막으로 된 캐소드와 상기 도핑되지 않는 실리콘 박막으로 된 저항체를 형성하는 단계와,

상기 제 2 절연막 패턴 및 제 1 절연막 패턴을 제거한 후의 전체 구조상에 제 3 절연막 및 제 1 전도성 박막을 순차적으로 형성하고, 상기 제 1 전도성 박막의 선택된 부분을 식각하여 상기 제 1 절연막 패턴이 제거된 위치의 상기 도핑되지 않은 다결정 실리콘 부분 윗쪽의 선택된 영역에 박막 트랜지스터의 게이트를 형성하는 단계와,

상기 저항체 및 캐소드를 포함한 상기 캐소드 전극 부분의 상기 제 3 절연막 상에 포토레지스트 패턴을 형성한 후, 이온 주입 공정을 이용하여 상기 도핑되지 않은 다결정 실리콘막의 선택된 영역에 도펀트 원소를 주입하고, 열처리를 실시하여 박막 트랜지스터의 채널, 드레인 및 소오스를 각각 형성하는 단계와,

상기 전체 구조 상에 광리소그래피 및 식각 공정을 이용하여 상기 캐소드 상의 상기 제 3 절연막을 제거하여 상기 캐소드를 노출시킨 후, 상기 기판 전면에 내열성이 크고 일함수가 낮은 물질을 얇게 코팅한 다음에 광리소그래피 및 식각 공정을 이용하여 상기 캐소드 윗 부분을 제외한 영역에 형성된 코팅막을 제거하는 단계와,

상기 포토레지스트 패턴을 제거한 후의 전체 구조 상에 제 4 절연막을 형성한 후, 상기 박막 트랜지스터의 소오스 및 게이트의 선택된 영역이 노출되도록 상기 제 3 및 제 4 절연막을 패터닝하여 접촉 구멍을 형성하는 단계와,

상기 접촉 구멍을 포함한 전체 구조 상에 제 2 전도성 박막 및 평탄화 층을 순차적으로 형성한 후, 상기 캐소드 윗쪽의 상기 제 2 전도성 박막 부분이 제거되도록 에치백 공정을 수행하고, 상기 제 4 및 제 3 절연막의 노출된 부분을 습식 식각 또는 증기상 식각 공정으로 제거하여 저항체와 캐소드를 노출시키는 단계와,

상기 제 2 전도성 박막을 패터닝하여 전계 방출 소자의 게이트, 박막 트랜지스터의 소오스 전극 및 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 전계 방출 소자의 제조 방법

7 7

제 6 항에 있어서, 상기 절연성 기판이 산화막, 질화막, 석영 및 유리 중 어느 하나로 형성된 것을 특징으로 하는 전계 방출 소자의 제조 방법

8 8

제 6 항에 있어서, 상기 도핑되지 않은 실리콘 및 도핑된 실리콘을 등방성 식각 및 비등방성 식각 공정을 순차적으로 수행하여 상기 원기둥형의 저항체 및 원추형의 캐소드를 형성하는 것을 특징으로 하는 전계 방출 소자의 제조 방법

9 9

제 6 항에 있어서, 상기 코팅막은 고 내열성 및 저 일함수의 물질인 DLC, TiN 및 HfN 중 어느 하나인 것으로 이루어진 것을 특징으로 하는 전계 방출 소자의 제조 방법

10 10

제 6 항에 있어서, 상기 등방성 식각이 불산(HF), 초산(CH3COOH) 및 질산(HNO3)의 혼합 용액으로 수행되는 것을 특징으로 하는 전계 방출 소자의 제조 방법

11 11

제 9 항에 있어서, 상기 코팅막은 50Å 내지 1000Å의 두께로 이루어진 것을 특징으로 하는 전계 방출 소자의 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.