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트렌치 형성 방법에 있어서, 반도체층 상에 표면 보호막을 형성하는 제1 단계; 상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제2 단계; 상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 상기 반도체층 내에 미세 홈을 형성하는 제3 단계; 상기 희생막 패턴을 제거하는 제4 단계; 및 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제5 단계 를 포함하는 트렌치 형성 방법
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제 1 항에 있어서, 상기 제3 단계는, 반응성 이온 식각(RIE, reactive ion etching) 장치 또는 인덕티브 커플링(ICP, inductive coupled plasma) 식각 장치에서 실시하는 것을 특징으로 하는 트렌치 형성 방법
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제 1 항 또는 제 2 항에 있어서, 상기 제3 단계에서, 식각가스로 SF6 및 BCl3 가스를 사용하고, 상기 BCl3 가스의 압력이 SF6 가스의 압력의 2배 내지 3배가 되도록 하는 것을 특징으로 하는 트렌치 형성 방법
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제 3 항에 있어서, 상기 제3 단계는, 5 mTorr 내지 20 mTorr 압력 조건에서 실시하는 것을 특징으로 하는 트렌치 형성 방법
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제 4 항에 있어서, 상기 제3 단계는, 5 W 내지 30 W의 전력을 인가하여 실시하는 것을 특징으로 하는 트렌치 형성 방법
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6
제 1 항에 있어서, 상기 제3 단계에서, 상기 홈을 'V'형으로 형성하는 것을 특징으로 하는 트렌치 형성 방법
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7
트랜지스터 제조 방법에 있어서, 기판 상에 형성된 반도체층 내에 소스 드레인층을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 표면 보호막을 형성하는 제2 단계; 상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제3 단계; 상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 상기 반도체층 내에 미세 홈을 형성하는 제4 단계; 상기 희생막 패턴을 제거하는 제5 단계; 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제6 단계; 상기 트렌치 및 상기 트렌치 주변의 상기 반도체층을 노출시키는 감광막 패턴을 형성하는 제7 단계; 전류를 측정하면서 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 상기 반도체층을 식각하여 상기 반도체층의 잔류 두께를 조절하는 제8 단계; 상기 제8 단계가 완료된 전체 구조 상에 게이트 전극을 이룰 전도막을 형성하는 제9 단계; 및 상기 감광막 패턴을 제거함으로써 상기 전도막을 리프트-오프(lift-off)하여, 머리부 및 다리부로 이루어지는 'T'형의 게이트 전극을 형성하는 제10 단계를 포함하는 트랜지스터 제조 방법
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8
제 7 항에 있어서, 상기 표면 보호막의 두께는, 'T'형 게이트 전극의 다리부 높이를 고려하여 결정하는 것을 특징으로 하는 트랜지스터 제조 방법
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9
제 8 항에 있어서, 상기 제1 단계에서, 상기 기판은 반절연 갈륨비소(GaAs) 기판이고, 상기 반도체층은 활성층 및 캡층으로 이루어지는 것을 특징으로 하는 트랜지스터 제조 방법
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제 7 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 제4 단계는, 반응성 이온 식각(RIE, reactive ion etching) 장치, 인덕티브 커플링(ICP, inductive coupled plasma) 식각장치 또는 전자자기공명(ECR, electron cyclotron resonance) 식각 장치에서, SF6 및 BCl3를 식각가스로 사용하며 상기 BCl3 가스 유량이 SF6 가스 유량의 2배 내지 3배가 되도록 하는 것을 특징으로 하는 트랜지스터 제조 방법
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11
제 10 항에 있어서, 상기 제4 단계는, 5 mTorr 내지 20 mTorr 압력 조건에서, 5 W 내지 30 W의 전력을 인가하여 실시하는 것을 특징으로 하는 트랜지스터 제조 방법
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12
반도체 소자의 소자분리막 형성 방법에 있어서, 반도체층 상에 표면 보호막을 형성하는 제1 단계; 상기 표면 보호막 상에, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생막 패턴을 형성하는 제2 단계; 상기 희생막 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체층으로 재 충돌되어 일어나는 스퍼터링으로, 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체층 내에 미세 홈을 형성하는 제3 단계; 상기 희생막 패턴을 제거하는 제4 단계; 상기 표면 보호막에 대한 상기 반도체층의 식각선택비가 높은 식각조건에서 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치(trench)를 상기 반도체층 내에 형성하는 제5 단계; 및 상기 트렌치 내에 절연막을 형성하여 소자분리막을 형성하는 제6 단계 를 포함하는 소자분리막 형성 방법
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13
제 12 항에 있어서, 상기 제3 단계에서, 상기 홈의 깊이를 0
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제 12 항 또는 제 13 항에 있어서, 상기 제3 단계는, 반응성 이온 식각(RIE, reactive ion etching) 장치, 인덕티브 커플링(ICP, inductive coupled plasma) 식각 장치 또는 전자자기공명(ECR, electron cyclotron resonance) 식각장치에서 SF6 및 BCl3를 식각가스로 사용하며 상기 BCl3 가스의 압력이 SF6 가스의 압력의 2배 내지 3배가 되도록 하고, 5 mTorr 내지 20 mTorr 압력 조건에서, 5 W 내지 30 W의 전력을 인가하여 실시하는 것을 특징으로 하는 소자분리막 형성 방법
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제 12 항 또는 제 13 항에 있어서, 상기 제6 단계에서, 상기 절연막을 질화막으로 형성하되, 상기 질화막의 두께가 상기 트렌치 폭의 1/2 되도록 하는 소자분리막 형성 방법
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