반도체회로를 구성하는 논리소자가 평면 상에 일정한 간격으로 배치되고 상기 논리소자 사이에 일정한 개수의 배선트랙이 가로와 세로방향으로 존재하며, 상기 배선트랙과 논리소자의 핀이 만나는 위치에 스위치소자가 존재하는 현장 가공형 반도체를 제조하는 방법에 있어서,

상기 반도체회로의 연결정보를 상기 논리소자에 매핑하는 기술매핑단계와, 논리블록의 수와 총 배선길이 등이 최소화되도록 상기 논리소자를 논리블록에 배치하는 배치단계와, 상기 논리블록 간을 스위치소자와 금속선을 이용하여 연결하는 배선단계와, 상기 단계들을 통해 제조된 반도체회로의 신호 지연을 측정하여 신호 지연을 개선하고자 하는 경우 스위치소자 개수가 최소화되도록 재배선하는 배선 지연 향상단계, 및 신호 지연이 최적화된 반도체회로를 비트열 발생하여 프로그래밍하는 프로그래밍단계를 포함하고,

상기 배선 지연 향상단계는, 상기 배선단계에서 배선된 상기 논리블록 간을 연결하는 네트를 이중 핀 네트의 서브네트 단위로 분리하는 제1단계와,

상기 각 네트를 구성하는 각 서브네트에 트랙을 할당하고 트랙값을 부여하는 제2단계와,

상기 각 서브네트와 상기 서브네트의 양단이 각각 노드와 에지로 표현된 그래프를 형성하는 제3단계와,

두 개의 스위치 소자가 위치한 임의의 에지 양단에 연결된 두 서브네트가 하나의 트랙으로 연결될 수 있는 지를 판단하여, 상기 두 서브네트들 사이의 통합 여부를 판단하는 제4단계와,

상기 제4단계에서 통합 가능한 서브네트들의 트랙위치를 조정하고 하나의 트랙값을 부여하여 두 서브네트를 통합하고 상기 에지에서 하나의 스위치소자를 제거하며 통합결과에 따른 그래프를 재형성하는 제5단계, 및

상기 모든 에지와 서브네트에 대해서 상기 제4단계와 제5단계를 수행하는 제6단계를 포함한 것을 특징으로 하는 현장 가공형 반도체를 제조하는 방법

제1항에 있어서, 상기 현장 가공형 반도체의 배선 지연 향상방법은 배선 후 스위치소자를 줄여 나가는 후처리 배선기법인 것을 특징으로 하는 현장 가공형 반도체를 제조하는 방법

반도체회로를 구성하는 논리소자가 평면 상에 일정한 간격으로 배치되고 상기 논리소자 사이에 일정한 개수의 배선트랙이 가로와 세로방향으로 존재하며, 상기 배선트랙과 논리소자의 핀이 만나는 위치에 스위치소자가 존재하는 현장 가공형 반도체를 제조하는 과정에서 상기 스위치소자의 개수를 최소화하기 위하여,

컴퓨터에,

반도체회로의 배선트랙의 배선 정보를 판독하고 네트 단위로 모델링하는 제1단계와,

상기 네트를 구성하는 서브네트들과 상기 서브네트의 양단이 각각 노드와 에지로 표현된 그래프를 형성하는 제2단계,

두 개의 스위치 소자가 위치한 임의의 에지 양단에 연결된 두 서브네트가 하나의 트랙으로 연결될 수 있는 지를 판단하여, 상기 두 서브네트들 사이의 통합 여부를 판단하는 제3단계,

상기 제3단계에서 통합 가능한 서브네트들의 트랙위치를 조정하고 하나의 트랙값을 부여하여 두 서브네트를 통합하고 상기 에지에서 하나의 스위치소자를 제거하여 통합결과에 따른 그래프를 재형성하는 제4단계,

모든 에지에 대해 상기 제3단계와 제4단계를 반복 수행하는 제5단계, 및

모든 네트에 대해 상기 제2단계 내지 제5단계를 반복 수행하는 제6단계를 포함하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체