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저항체를 가진 전계방출소자 및 그 제조방법

  • 기술번호 : KST2015077194
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 전자원 장치(electron source device)에 관한 것으로, 특히 저항체를 가진 실리콘 전계방출소자 및 그 제조방법에 관한 것이다. 본 발명에 의한 전계방출소자는 절연성 기판 위에 기둥이 있는 원추형의 캐소드 (cathode)를 가지며, 상기 기둥 부분은 결함이 적은 양질의 실리콘으로 구성되고, 원추 부분은 결함이 많은 (defective) 실리콘으로 구성되어 있다. 상기 결함이 적은 양질의 실리콘은 저항체로 작용하여 전계방출 특성을 안정시키고, 캐소드간의 전기적 특성의 균일도를 향상시키고, 과전류에 의한 소자 파손를 억제시킨다. 본 발명에 의한 전계방출소자는 600℃ 이하의 반도체 공정으로 제조될 수 있기 때문에, 대면적 및 저가격의 유리를 기판으로 사용할 수 있고, 또한 제조 생산성을 크게 증대시킬 수 있다.전계방출소자, 실리콘 저항체, 저온공정
Int. CL H01J 1/30 (2006.01)
CPC H01J 1/3042(2013.01) H01J 1/3042(2013.01)
출원번호/일자 1019990031512 (1999.07.31)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2001-0011918 (2001.02.15) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2000.08.23)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 송윤호 대한민국 대전광역시 서구
2 강승열 대한민국 서울특별시 은평구
3 최성율 대한민국 대전광역시 유성구
4 이진호 대한민국 대전광역시 유성구
5 조경익 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1999.07.31 수리 (Accepted) 1-1-1999-0088980-03
2 출원심사청구서
Request for Examination		 2000.08.23 수리 (Accepted) 1-1-2000-0176266-46
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
4 의견제출통지서
Notification of reason for refusal		 2002.04.29 발송처리완료 (Completion of Transmission) 9-5-2002-0144632-86
5 지정기간연장신청서
Request for Extension of Designated Period		 2002.06.27 수리 (Accepted) 1-1-2002-5158059-98
6 지정기간연장신청서
Request for Extension of Designated Period		 2002.07.29 수리 (Accepted) 1-1-2002-5190360-77
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
8 명세서 등 보정서
Amendment to Description, etc.		 2002.08.29 보정승인 (Acceptance of amendment) 1-1-2002-0282454-12
9 의견서
Written Opinion		 2002.08.29 수리 (Accepted) 1-1-2002-0282458-94
10 거절결정서
Decision to Refuse a Patent		 2003.01.10 발송처리완료 (Completion of Transmission) 9-5-2003-0008040-45
11 명세서 등 보정서 (심사전치)
Amendment to Description, etc(Reexamination)		 2003.02.07 보정승인 (Acceptance of amendment) 7-1-2003-0000827-22
12 심사전치출원의 심사결과보고서
Notice of Result of Reexamination		 2003.04.04 발송처리완료 (Completion of Transmission) 9-5-2003-0125397-95
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

3극형 전계방출소자에 있어서,

절연성의 기판;

상기 기판 상에 형성된 캐소드 전극;

상기 캐소드 전극의 일부 상에 비도핑되고 결함 밀도가 상대적으로 낮은 실리콘으로 만들어진 원기둥형의 저항체와, 상기 저항체 상에 결함 밀도가 상대적으로 높은 실리콘으로 만들어진 원추형의 팁을 갖는 캐소드; 및

상기 캐소드에 전기장을 인가하기 위한 게이트절연막 및 게이트

를 포함하여 이루어진 3극형 전계방출소자

2 2

제1항에 있어서,

상기 절연성 기판이 산화막, 질화막, 석영, 및 유리중 어느 하나임을 특징으로 하는 3극형 전계방출소자

3 3

제1항에 있어서,

상기 원기둥형의 저항체는 1018/cm3 이하의 결함 밀도를 갖는 실리콘으로 이루어지고, 상기 원추형의 실리콘 팁은 1018/cm3 이상의 결함 밀도를 갖는 실리콘으로 이루어짐을 특징으로 하는 3극형 전계방출소자

4 4

제1항 내지 제3항중 어느한 항에 있어서,

상기 원기둥형의 저항체 및 원추형의 팁이 비정질 실리콘 또는 미세결정 실리콘 또는 다결정 실리콘임을 특징으로 하는 3극형 전계방출소자

5 5

제1항 내지 제3항중 어느한 항에 있어서,

상기 캐소드 전극은 금속 또는 도핑된 실리콘임을 특징으로 하는 3극형 전계방출소자

6 6

3극형 전자방출소자를 제조하는 방법에 있어서,

절연성 기판 상에 캐소드 전극용 박막과 도핑되지 않고 결함 밀도가 상대적으로 낮은 제1실리콘막을 차례로 형성하는 제1단계;

상기 제1실리콘막 상에 결함 밀도가 상대적으로 높은 제2실리콘막을 형성하는 제2단계;

상기 제2실리콘막 상에 원판 모양의 마스크를 형성하는 제3단계;

상기 제2 및 제1실리콘을 등방성 식각 및 비등방성 식각하여, 상기 제1실리콘막을 기둥 모양으로 형성하고, 상기 제2실리콘막을 잘린 원추형으로 형성하는 제4단계;

상기 기둥 모양의 제1실리콘막 및 잘린 원추형의 제2실리콘막을 등방성 식각하여 상기제 2실리콘막을 끝이 뾰족한 원추형 팁으로 형성하는 제5단계; 및

상기 기둥 모양의 제1실리콘막과 상기 원추형 팁 모양의 제2실리콘막 주위에 게이트절연막과 게이트전극을 형성하는 제6단계

를 포함하여 이루어진 3극형 전자방출소자 제조방법

7 7

제6항에 있어서,

상기 제6단계는,

기판 전면에 절연막과 게이트용 전도막을 차례로 형성하는 단계;

상기 전도막을 에치백하고 이에 의해 노출된 상기 절연막을 식각하여 상기 기둥 모양의 제1실리콘막과 상기 원추형 팁 모양의 제2실리콘막을 노출시키는 단계; 및

상기 전도막을 패터닝하여 게이트전극을 형성하는 단계

를 포함하여 이루어진 3극형 전자방출소자 제조방법

8 8

제7항에 있어서,

상기 에치백은, 상기 전도막 상에 포토레지스터나 SOG를 도포한 후 수행하는 것을 특징으로하는 3극형 전자방출소자 제조방법

9 9

제6항 또는 제7항에 있어서,

상기 기판은 산화막, 질화막, 석영, 및 유리중 어느 하나임을 특징으로 하는 3극형 전계방출소자 제조방법

10 10

제6항 또는 제7항에 있어서,

상기 제1실리콘막은 화학기상증착법으로 형성되는 것을 특징으로 하는 3극형 전계방출소자 제조방법

11 11

제6항 또는 제7항에 있어서,

상기 제2실리콘막은 물리기상증착법으로 형성되는 것을 특징으로 하는 3극형 전계방출소자 제조방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.