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활성 프로세서 모듈과 대기 프로세서 모듈로 이루어지며, 상기 활성/대기 프로세서 모듈은 각각 시스템을 전반적으로 제어하는 CPU(10, 11)와, 시스템에 데이터의 입출력을 제공하는 입출력장치(20, 21)와, 시스템의 동작에 필요한 프로그램, 동작상태정보 및 데이터 등을 저장하는 메모리(30, 31)와, 동시 쓰기를 위한 데이터 채널을 형성하는 활성 데이터 채널(40, 41)을 구비하며, 상기 CPU(10,11), 입출력장치(20, 21), 메모리(30, 31) 및 데이터 채널들(40, 41)은 시스템 버스를 통해 데이터를 송수신하는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 있어서, 상기 활성 데이터 채널(40, 41)에 의해 형성되는 데이터 채널의 결함 발생시 동시 쓰기를 위한 대기 데이터 채널(50, 51)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제1항에 있어서, 상기 활성/대기 데이터 채널들(40, 41, 50, 51)은 Wired-OR를 이용한 버스 형태로 구성되는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제1항에 있어서, 상기 활성/대기 데이터 채널(40, 41, 50, 51)에 의해 형성되는 데이터 채널의 장애를 감지하고, 채널을 제어하는 장애감지 및 채널 제어장치(60, 61)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제3항에 있어서, 상기 장애감지 및 채널 제어장치(60, 61)는, 데이터 채널의 경로상에 장애가 발생하였는지 확인하기 위한 두 프로세스간에 규약된 프로토콜에 의해 생성되는 시험 패턴을 발생하는 시험 패턴 발생부(210); 데이터 채널의 유휴기간 동안 데이터 채널을 제어하여 상기 시험 패턴 발생부(210)에서 발생시킨 시험 패턴을 통과시키는 데이터 채널 제어부(220); 데이터 채널에 의해 소요되는 시간동안 시험 패턴을 지연시키는 시험 패턴 지연부(230); 및 자신의 데이터 채널을 구성하는 전자적인 장치들의 장애 발생 유무를 감지하는 셀프 사이드 패턴 검사부(232)와, 상대방 프로세서 모듈에서 수신한 데이터 패턴을 검사하여 백보드로 연결되는 두 프로세서 모듈간의 데이터 채널상에 장애 유무를 감시하는 데이터 채널 패턴 검사부(242)로 이루어지는 패턴 검사부(240)를 포함하여 구성되어, 데이터 채널의 장애 유무를 감지하는 장애감지 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제3항 또는 제4항에 있어서, 상기 장애감지 및 채널 제어장치(60, 61)는, 장애 감지 입력 신호에 근거하여 장애 발생 유무를 CPU와 채널 제어부(320)로 통보하는 장애 발생 통보부(310); 초기 전원인가 및 동작시 각 데이터 채널을 활성 및 대기 데이터 채널로 설정하기 위하여 데이터 채널의 상태를 검사하고 데이터 채널의 상태를 결정하는 채널 상태 취합부(330); 및 상기 장애 발생 통보부(310), 채널 상태 취합부(330)에서 입력되는 신호와 시스템의 내부 레지스터의 채널 절체/연결 정보에 근거하여 데이터 채널을 제어하는 채널 제어부(320)를 포함하여 구성되어, 데이터 채널을 제어하는 채널 제어 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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활성 프로세서 모듈과 대기 프로세서 모듈로 이루어지며, 상기 활성/대기 프로세서는 각각 시스템을 전반적으로 제어하는 CPU(110, 111)와, 시스템에 데이터의 입출력을 제공하는 입출력장치(120, 121)와, 시스템의 동작에 필요한 프로그램, 동작상태 정보 및 데이터 등을 저장하는 메모리(130, 131)와, 데이터의 일관성을 유지하기 위해 동시 쓰기 수행시에 활성 메모리 스위치(150, 151)를 제어하는 메모리 제어기(140, 141) 및 상기 메모리 제어기(140)에 의해 제어되어 데이터 채널을 형성하는 활성 메모리 스위치(150, 151)를 구비하며, 상기 CPU(110, 111), 입출력장치(120, 121) 및 메모리 제어기 (140, 141)는 상호 시스템 버스를 통해 데이터를 전송하고, 상기 메모리 제어기(140, 141), 활성 메모리 스위치(150, 151) 및 메모리(130, 131)는 상호 메모리 버스를 통해 데이터를 전송하는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템에 있어서, 상기 활성 메모리 스위치(150, 151)를 통해 형성되는 데이터 채널의 결함 발생시 동시 쓰기를 위한 대기 메모리 스위치(160, 161)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제6항에 있어서, 상기 활성/대기 메모리 스위치들(150, 151, 160, 161)은 Wired-OR를 이용한 버스 형태로 구성되는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제6항에 있어서, 상기 활성/대기 메모리 스위치(160, 161)를 통해 형성되는 데이터 채널의 장애를 감지하고 채널을 제어하는 장애감지 및 채널 제어장치(170, 171)를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제8항에 있어서, 상기 장애감지 및 채널 제어장치(170, 171)는, 데이터 채널의 경로상에 장애가 발생하였는지 확인하기 위한 두 프로세스간에 규약된 프로토콜에 의해 생성되는 시험 패턴을 발생하는 시험 패턴 발생부(210); 데이터 채널의 유휴기간 동안 데이터 채널을 제어하여 상기 시험 패턴 발생부(210)에서 발생시킨 시험 패턴을 통과시키는 데이터 채널 제어부(220); 데이터 채널에 의해 소요되는 시간동안 시험 패턴을 지연시키는 시험 패턴 지연부(230); 및 자신의 데이터 채널을 구성하는 전자적인 장치들의 장애 발생 유무를 감지하는 셀프 사이드 패턴 검사부(232)와, 상대방 프로세서 모듈에서 수신한 데이터 패턴을 검사하여 백보드로 연결되는 두 프로세서 모듈간의 데이터 채널상에 장애 유무를 감시하는 데이터 채널 패턴 검사부(242)로 이루어지는 패턴 검사부(240)를 포함하여 구성되어, 데이터 채널의 장애 유무를 감지하는 장애감지 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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제8항 또는 제9항에 있어서, 상기 장애감지 및 채널 제어장치(170, 171)는, 장애 감지 입력 신호에 근거하여 장애 발생 유무를 CPU와 채널 제어부(320)로 통보하는 장애 발생 통보부(310); 초기 전원인가 및 동작시 각 데이터 채널을 활성 및 대기 데이터 채널로 설정하기 위하여 데이터 채널의 상태를 검사하고 데이터 채널의 상태를 결정하는 채널 상태 취합부(330); 및 상기 장애 발생 통보부(310), 채널 상태 취합부(330)에서 입력되는 신호와 시스템의 내부 레지스터의 채널 절체/연결 정보에 근거하여 데이터 채널을 제어하는 채널 제어부(320)를 포함하여 구성되어, 데이터 채널을 제어하는 채널 제어 장치를 포함하는 것을 특징으로 하는 이중화된 데이터 채널 갖는 동시 쓰기 방식을 적용한 결함 허용 제어 시스템
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