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고속 전력 트랜지스터 제조방법

  • 기술번호 : KST2015077354
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 트렌치 게이트로 폴리실리콘과 금속을 적층하여 형성하므로써 고속 동작이 가능하도록 한 전력 UMOSFET의 제조 방법에 관한 것으로서, 전력 UMOSFET 제조 방법에 있어서, 고농도 제1도전형의 실리콘기판에 저농도 제1도전형의 실리콘 에피층을 성장시키는 단계; 상기 에피층 상에 얇은 산화막을 성장시킨 후 몸체를 형성하기 위한 제2도전형 불순물을 이온주입하고 열처리하는 단계; 상기 산화막 위에 우물영역이 오픈된 질화막 패턴을 형성하고 고농도 제2도전형 불순물을 이온주입하고 노출된 부분의 상기 산화막을 성장시키면서 고온 열처리하여 우물을 형성하는 단계; 고농도의 제1도전형 불순물을 이온주입하여 소스 접합을 형성하는 단계; 상기 산화막을 제거하고 절연막을 형성한 후 게이트영역의 상기 절연막, 소스접합, 몸체 및 에피층의 일부를 건식 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 게이트산화막을 형성한 후, 게이트 물질로서 도핑된 다결정실리콘과 금속을 적층하는 단계; 상기 다결정실리콘과 금속의 일부를 식각한 후, 그 위에 층간절연막을 증착하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스접합과 상기 금속에 각기 콘택되는 전극을 형성하고, 상기 실리콘기판 하단에 드레인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.전력소자, UMOSFET, 트렌치, 고속, 게이트, 폴리실리콘, 금속
Int. CL H01L 27/088 (2006.01)
CPC H01L 29/7813(2013.01) H01L 29/7813(2013.01)
출원번호/일자 1019990059752 (1999.12.21)
출원인 한국전자통신연구원
등록번호/일자 10-0341214-0000 (2002.06.05)
공개번호/일자 10-2001-0062967 (2001.07.09) 문서열기
공고번호/일자 (20020620) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1999.12.21)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 노태문 대한민국 대전광역시유성구
2 이대우 대한민국 대전광역시유성구
3 남기수 대한민국 대전광역시유성구
4 김종대 대한민국 대전광역시서구
5 김상기 대한민국 대전광역시유성구
6 구진근 대한민국 대전광역시중구

대리인

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번호 이름 국적 주소
1 정지원 대한민국 서울특별시 서초구 반포대로**길**, ***호(서초동,서초빌리지프라자)(특허법인이노(제*분사무소))
2 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)
3 최종식 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)(신성특허법인(유한))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1999.12.21 수리 (Accepted) 1-1-1999-0176653-75
2 명세서 등 보정서
Amendment to Description, etc.		 2000.02.02 보정승인 (Acceptance of amendment) 1-1-2000-0019753-87
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
4 선행기술조사의뢰서
Request for Prior Art Search		 2001.07.19 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2001.08.10 수리 (Accepted) 9-1-2001-0014371-76
6 의견제출통지서
Notification of reason for refusal		 2001.09.28 발송처리완료 (Completion of Transmission) 9-5-2001-0268887-40
7 의견서
Written Opinion		 2001.11.28 수리 (Accepted) 1-1-2001-0311389-77
8 명세서 등 보정서
Amendment to Description, etc.		 2001.11.28 보정승인 (Acceptance of amendment) 1-1-2001-0311388-21
9 등록결정서
Decision to grant		 2002.05.31 발송처리완료 (Completion of Transmission) 9-5-2002-0198415-84
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

삭제
2 2

전력 트랜지스터 제조 방법에 있어서,

고농도 제1도전형의 실리콘기판에 저농도 제1도전형의 실리콘 에피층을 성장시키는 단계;

상기 에피층 상에 얇은 산화막을 성장시킨 후 몸체를 형성하기 위한 제2도전형 불순물을 이온주입하고 열처리하는 단계;

상기 산화막 위에 우물영역이 오픈된 질화막 패턴을 형성하고 고농도 제2도전형 불순물을 이온주입하고 노출된 부분의 상기 산화막을 성장시키면서 고온 열처리하여 우물을 형성하는 단계;

고농도의 제1도전형 불순물을 이온주입하여 소스 접합을 형성하는 단계;

상기 산화막을 제거하고 절연막을 형성한 후 게이트영역의 상기 절연막, 소스접합, 몸체 및 에피층의 일부를 건식 식각하여 트렌치를 형성하는 단계;

상기 트렌치 내부에 게이트산화막을 형성한 후, 게이트 물질로서 도핑된 다결정실리콘을 증착하는 단계;

상기 다결정실리콘층 상에 금속을 층착하는 단계;

상기 다결정실리콘과 금속의 일부를 식각한 후, 그 위에 층간절연막을 증착하는 단계; 및

상기 층간절연막을 선택적으로 식각하여 상기 소스접합과 상기 금속에 각기 콘택되는 전극을 형성하고, 상기 실리콘기판 하단에 드레인을 형성하는 단계

를 포함하여 이루어진 전력 트랜지스터 제조 방법

3 3

제2항에 있어서,

상기 금속은 텅스텐(W), 타이타늄(Ti), 알루미늄(Al) 또는 백금(Pt)중 어느하나임을 특징으로 하는 전력 트랜지스터 제조 방법

4 4

제2항에 있어서,

상기 금속은 저압화학증착법(LPCVD), PECVD 또는 스퍼트링 방법중 어느한 방법에 의해 층착하는 것을 특징으로 하는 전력 트랜지스터 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.