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셔플메모리를 이용하는 512포인트 에프에프티 구성 방법

  • 기술번호 : KST2015077492
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 512포인트 FFT 회로를 구현하는데 있어서 512포인트 FFT 회로는 제 1단계의 64포인트 FFT 와 제 2단계의8포인트 FFT로 분할되어 구성되며, 제 1단계의 64포인트 FFT는 2 개의 8포인트 FFT로 분할되어 구성되고, 이 때 제 1단계의 64포인트 FFT와 제 2단계의 8포인트 FFT사이에서 제 1단계의 64포인트 FFT에서 행 단위로 출력되는 변환의 결과를 저장하며, 저장된 행 단위 변환의 결과를 열 단위로 제 2단계의 8포인트 FFT에 공급하는 기능을 수행하는 셔플메모리 SM2, 최초 입력 샘플을 행 단위로 저장하고 동시에 제 1단계의 64포인트 FFT에 열 단위로 데이터를 공급하는 셔플메모리 SM1, 제 2단계의 8포인트 FFT의 출력을 행 단위로 저장하고 동시에 열 단위로 512포인트 FFT의 최종 결과를 출력하는 셔플메모리 SM3로 구성되는 고성능 512포인트 FFT회로에 관한 것이다.
Int. CL G06F 17/14 (2006.01)
CPC G06F 12/0207(2013.01) G06F 12/0207(2013.01)
출원번호/일자 1020000004114 (2000.01.28)
출원인 한국전자통신연구원
등록번호/일자 10-0316240-0000 (2001.11.19)
공개번호/일자 10-2001-0076759 (2001.08.16) 문서열기
공고번호/일자 (20011212) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2000.01.28)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 정영호 대한민국 대전광역시유성구
2 김기철 대한민국 서울특별시송파구
3 김선호 대한민국 경기도용인시
4 오길남 대한민국 대전광역시유성구
5 박재홍 대한민국 대전광역시대덕구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2000.01.28 수리 (Accepted) 1-1-2000-0016233-32
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 등록결정서
Decision to grant		 2001.08.22 발송처리완료 (Completion of Transmission) 9-5-2001-0220454-82
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

512포인트 FFT회로의 구현 방법에 있어서,

제 1단계의 64포인트 FFT와 제 2단계의 8포인트 FFT로 분할되어 구성되며;

제 1단계의 64포인트 FFT는 2개의 8포인트 FFT로 분할되어 구성되되, 제 1단계의 64포인트 FFT와 제 2단계의 8포인트 FFT사이에서 제 1단계의 64포인트 FFT에서 행 단위로 출력되는 변환의 결과를 저장하며, 저장된 행 단위 변환의 결과를 열 단위로 제 2단계의 8포인트 FFT에 공급하는 기능을 수행하는 제 2 셔플메모리(SM2)와, 최초 입력 샘플을 행 단위로 저장하고 동시에 제 1단계의 64포인트 FFT에 열 단위로 데이터를 공급하는 제 1 셔플메모리(SM1)를 구비하는 제 1과정과;

제 2단계의 8포인트 FFT의 출력을 행 단위로 저장하고 동시에 열 단위로 512포인트 FFT의 최종 결과를 출력하는 제 3 셔플메모리(SM3)를 구비하는 제 2과정을 포함하는 것을 특징으로 하는 셔플메모리를 이용하는 512포인트 FFT 구성 방법

2 2

제 1항에 있어서,

상기 제 1단계의 64포인트 FFT는 2개의 병렬 구조를 갖는 8포인트 FFT로 구현되는 것을 특징으로 하는 셔플메모리를 이용하는 512포인트 FFT 구성 방법

3 3

제 1항에 있어서,

상기 제 2단계의 8포인트 FFT는 단일 병렬구조를 갖는 것을 특징으로 하는 셔플메모리를 이용하는 512포인트 FFT 구성 방법

4 4

제 1항에 있어서,

상기 제 2 셔플메모리(SM2)는 512개의 주소공간을 갖는 메모리 유닛과 매 단계 64-셔플의 주소순열을 제공하는 주소발생기로 구현되는 것을 특징으로 하는 셔플메모리를 이용하는 512포인트 FFT 구성 방법

5 5

제 1항에 있어서,

상기 제 1 셔플메모리(SM1)와 제 3 셔플메모리(SM3)는 512개의 주소공간을 갖는 메모리 유닛과 매 단계 8-셔플의 주소순열을 제공하는 주소발생기로 구현 되는 것을 셔플메모리를 이용하는 512포인트 FFT 구성 방법

6 6

512포인트 FFT회로의 구현 방법에 있어서,

각각 8비트의 정밀도를 갖는 실수부 및 허수부 데이터가 매 클럭 순차적으로 SM1에 저장되며, 동시에 동일한 주소에서 읽혀지는 순차 데이터는 SPC1으로 입력되어 매 클럭 마다 실수부 및 허수부 각각 2 비트의 크기를 갖는8개의 병렬형태의 데이터로 변환되어하나의 16비트 데이터 당 8클럭의 주기로 8포인트 FFT1에 공급하는 제 a과정과;

ROM1은 64포인트 FFT내부에서 2단계로 분할되는 2개의 8포인트 FFT1,2사이에 발생하는 트위들팩터 곱셈을 위해 64개의 트위들팩터를 저장하며, 8개의 출력 단자를 통해 매 8 클럭의 주기로 T/MUL1에 트위들팩터를 공급하는 제 b과정과;

8포인트 FFT1은 SPC1으로부터 매 클럭 출력되는 실수부 및 허수부 각각 2 비트의 크기를 갖는 8개의 병렬형태의 데이터를 이용하여 8포인트 FFT연산을 수행하는 제 c과정과;

T/MUL(Twiddle Factor Multiplier)1은 8포인트 FFT1로부터 매 클럭 출력되는 실수부 및 허수부 각각 2 비트의 크기를 갖는 8개의 병렬형태의 데이터와 ROM1로부터 출력되는 8개의 트위들팩터를 이용하여 2단계로 분할되는 2개의 8포인트 FFT1,2사이에 발생하는 트위들팩터 곱셈을 수행하는 제 d과정과;

TM(Transposition Memory)1은 64포인트 FFT내부에서 2단계로 분할되는 2개의 8포인트 FFT1,2사이에서 제 1단계의 8포인트 FFT1의 행 단위 변환의 결과를 저장하고 제 2단계의 8포인트 FFT2의 열 단위 변환을 위해 데이터를 공급하는 전치메모리이며, PSC1에서 순차 형태로 변환된 데이터를 입력받아 저장하고 8포인트 FFT2로의 병렬 형태의 데이터 공급을 위해 SPC2로 순차 데이터를 출력하는 제 e과정과

ROM2는 512포인트 FFT내부에서 2단계로 분할되는 하나의 64포인트 FFT와 하나의 8포인트 FFT사이에 발생하는 트위들팩터 곱셈을 위해 512개의 트위들팩터를 저장하며, 8개의 출력 단자를 통해 매 8 클럭의 주기로 T/MUL2에 병렬형태의 트위들팩터를 공급하는 제 f과정과;

T/MUL2는 64포인트 FFT로부터 매 클럭 출력되는 실수부 및 허수부 각각 2 비트의 크기를 갖는 8개의 병렬형태의 데이터와 ROM2으로부터 출력되는 8개의 트위들팩터를 이용하여 2단계로 분할되는 2개의 64포인트 FFT와 8포인트 FFT사이에 발생하는 트위들팩터 곱셈을 수행하는 제 g과정과;

실수부 및 허수부 각각 16비트의 내부 정밀도를 갖으며 매 클럭 2비트씩 출력되는 8개의 T/MUL2의 연산 결과는 PSC2에서 순차형태로 변환되어 매 클럭 순차적으로 SM2에 저장되며, 동시에 동일한 주소에서 읽혀지는 순차 형태의 데이터는 SPC3에서 실수부 및 허수부 각각 2 비트의 크기를 갖으며 배 클럭 출력되는8개의 병렬 데이터 형태로 변환되어 8포인트 FFT3에 공급하는 제 h과정; 및

8포인트 FFT3의 연산결과는 PSC3로 공급되며, PSC3의 순차 형태의 출력 데이터는 SM3에 저장되고, 동시에 최종 출력 단으로 실수부 및 허수부 각각 16비트를 갖는 순차 데이터 형태로 512포인트 FFT의 결과가 출력하는 제 I과정을 포함하는 것을 특징으로 하는 셔플메모리를 이용하는 512포인트 FFT 구성 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.