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에미터 상층구조 이종접합 쌍극자 트랜지스터 및 이를이용한 다이오드를 동일기판 상에 제조하는 방법

  • 기술번호 : KST2015077560
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 동일기판 상에 이종접합 쌍극자 트랜지스터, PN 접합 다이오드 및 이종접합 쌍극자 트랜지스터의 베이스-콜렉터를 단락시켜 다이오드를 제조하는 과정에서 베이스 전극-콜렉터 전극 간의 단차에 의해 배선금속의 두께가 얇아지거나 끊어지는 문제를 효과적으로 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다. 즉 반절연 반도체 기판 상에 적층시킨 다층의 화합물반도체 에피층을 선택적으로 식각하여 에미터 상층구조 이종접합 쌍극자 트랜지스터 및 이종접합 쌍극자 트랜지스터의 베이스-콜렉터를 단락시킨 다이오드 및 PN 접합 다이오드를 구성하는 다층의 화합물반도체 에피층 패턴을 형성한 후, 웨이퍼 전면에 절연막을 증착하고, 감광막을 식각 마스크로 PN 접합 다이오드 및 이종접합 쌍극자 트랜지스터의 베이스-콜렉터를 단락시킨 다이오드의 n+ 화합물반도체 에피층이 성장되는 영역의 절연막을 식각하고, n+ 화합물반도체 에피층을 이종접합 쌍극자 트랜지스터의 콜렉터층 높이까지 성장시키는데 특징이 있다. 이종접합 쌍극자 트랜지스터, PN 접합 다이오드
Int. CL H01L 29/737 (2006.01)
CPC H01L 29/66242(2013.01) H01L 29/66242(2013.01) H01L 29/66242(2013.01)
출원번호/일자 1020000002427 (2000.01.19)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2001-0073652 (2001.08.01) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 취하
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박문평 대한민국 대전광역시유성구
2 이태우 대한민국 대전광역시중구
3 박성호 대한민국 대전광역시유성구
4 민병규 대한민국 경기도광명시
5 이경호 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2000.01.19 수리 (Accepted) 1-1-2000-0010090-60
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

에미터 상층구조 이종접합 쌍극자 트랜지스터, PN 접합 다이오드 및 에미터 상층구조 이종접합 쌍극자 트랜지스터의 베이스-콜렉터를 단락시킨 다이오드를 동일기판 상에 구현하는 반도체 소자 제조 방법에 있어서,

반절연 화합물반도체 기판상에 제1 화합물반도체 에피층, 제2 화합물반도체 에피층, 제3 화합물반도체 에피층, 제4 화합물반도체 에피층 및 제5 화합물반도체 에피층을 순차적으로 형성하는 제1 단계;

제1 감광막을 식각 마스크로 상기 제5 화합물반도체 에피층 및 제4 화합물반도체 에피층을 선택적으로 식각하여 이종접합 쌍극자 트랜지스터의 제1 에미터캡층, 제2 에미터캡층, 제1 에미터층 및 제2 에미터층을 형성하고 상기 제1 감광막을 제거하는 제2 단계;

제2 감광막을 식각 마스크로 상기 제3 화합물반도체 에피층 및 상기 제2 화합물반도체 에피층을 식각해서 상기 제1 에미터캡층 및 상기 제1 에미터층 하부에는 제1 베이스층 및 제1 콜렉터층을 형성하고, 상기 제2 에미터캡층 및 상기 제2 에미터층 하부에는 제2 베이스층 및 제2 콜렉터층을 형성하고, 상기 제2 감광막을 제거하는 제3 단계;

상기 제3 단계가 완료된 상기 반절연 화합물반도체 기판 전면에 절연막을 증착하는 제4 단계;

제3 감광막을 식각 마스크로 상기 절연막을 선택적으로 식각하여 상기 제2 콜렉터층 양측의 제1 화합물반도체 에피층의 일부분을 노출시킨 다음, 상기 제3 감광막을 제거하는 제5 단계;

도핑농도는 상기 제1 화합물반도체 에피층과 같으며 높이가 상기 제2 화합물반도체 에피층과 같은 제6 화합물반도체 에피층 및 제7 화합물반도체 에피층을 상기 제2 콜렉터층 양측에 노출된 제1 화합물반도체 에피층상에 각각 재성장시키는 제6 단계;

상기 절연막 및 상기 제6 화합물반도체 에피층 및 상기 제7 화합물반도체 에피층의 재성장과정에서 상기 절연막상에 성장된 화합물 반도체층을 제거하는 제7 단계; 및

리프트 오프 공정으로 상기 제1 에미터캡층, 상기 제1 베이스층 및 상기 제1 콜렉터층 상에 각각 에미터 전극, 베이스 전극 및 콜렉터 전극을 차례로 형성하고, 상기 제2 베이스층과 상기 제2 콜렉터층을 단락시킨 다이오드의 상부전극을 상기 제2 에미터 캡층 상에 형성하고, 상기 제2 베이스층과 상기 제2 콜렉터층을 단락시킨 다이오드의 하부전극을 상기 제2 베이스층 및 상기 제6 화합물반도체 에피층과 중첩되게 형성하고, 상기 PN 접합 다이오드의 상부전극을 상기 제2 베이스층 상에 형성하고, PN 접합 다이오드의 하부전극을 상기 제7 화합물반도체 에피층 상에 형성하는 제8 단계

를 포함하는 반도체 소자 제조 방법

2 2

제 1 항에 있어서,

상기 제1 화합물반도체 에피층의 도핑농도는 1 ×1018 cm-3 내지 7 ×1018 cm-3, 두께는 4000 Å 내지 6000 Å이고,

상기 제2 화합물반도체 에피층의 도핑농도는 1 ×1016 cm-3 내지 5 ×1016 cm-3, 두께는 3000 Å 내지 5000 Å이고,

상기 제3 화합물반도체 에피층의 도핑농도는 1 ×1019 cm-3 내지 5 ×1019 cm-3, 두께가 500 Å 내지 1000 Å이고,

상기 제4 화합물반도체 에피층의 도핑농도는 1×1017 cm-3 내지 5 ×1017 cm-3, 두께는 1000 Å 내지 2000 Å이고, 밴드갭이 상기 제3 화합물반도체 에피층과 같은 화합물반도체층 및 도핑농도가 3 ×1017 cm-3 내지 7 ×1017 cm-3, 두께가 500 Å 내지 1000Å이고 밴드갭이 제3 화합물반도체 에피층 보다 큰 화합물반도체층부터 제3 화합물반도체 에피층과 같은 화합물반도체층까지 밴드갭을 제5 화합물반도체 에피층 쪽으로 선형적으로 감소시킨 화합물반도체층으로 이루어지고,

상기 제5 화합물반도체 에피층은 도핑농도가 1 ×1018 cm-3 내지 8 ×1018 cm-3, 두께가 500 Å 내지 1500 Å이고 밴드갭이 제3 화합물반도체 에피층과 같은 화합물반도체층 및 도핑농도가 1 ×1019 cm-3 내지 5 ×1019 cm-3, 두께가 400 Å 내지 1000 Å이고 밴드갭이 제3 화합물반도체 에피층과 같은 화합물반도체층부터 제3 화합물반도체 에피층 보다 작은 화합물반도체층까지 밴드갭을 에미터 전극 쪽으로 선형적으로 감소시킨 화합물반도체층으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법

3 3

제 1 항에 있어서,

상기 제1 화합물반도체 에피층, 상기 제2 화합물반도체 에피층, 상기 제4 화합물반도체 에피층, 상기 제5 화합물반도체 에피층, 상기 제6 화합물반도체 에피층 및 상기 제7 화합물 반도체 에피층은 각각 n형이고,

상기 제3 화합물반도체 에피층은 p형인 것을 특징으로 하는 반도체 소자 제조 방법

4 4

제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 제8 단계에서,

상기 제2 베이스층과 상기 제2 콜렉터층을 단락시킨 다이오드의 상기 상부전극과 상기 하부전극을 상기 이종접합 쌍극자 트랜지스터의 상기 에미터 전극과 상기 베이스 전극을 형성하는 공정에서 동시에 형성하고,

상기 PN 접합 다이오드의 상부전극과 상기 하부 전극을 상기 이종접합 쌍극자 트랜지스터의 베이스 전극과 콜렉터 전극을 형성하는 공정에서 동시에 형성하는 것을 특징으로 하는 반도체 소자 제조 방법

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