입력단자로부터 입력되는 N 개의 입력데이터를 N 개의 서로 다른 메모리유닛에 저장하기 위한 입력경로를 결정하며, 상기 입력경로 상에서 데이터 충돌이 발생하지 않도록 상기 입력단자와 상기 메모리 유닛 사이를 연결하는 오메가 네트워크와;

상기 오메가 네트워크를 통해 입력되는 데이터를 저장하는 상기 적어도 N 개의 메모리 유닛;

상기 N 개의 메모리 유닛으로부터 각각 출력되는 N 개의 출력 데이터를 N 개의 서로 다른 출력단자로 출력하는 출력경로를 결정하며, 상기 출력경로 상에서 데이터의 충돌이 발생하지 않도록 상기 메모리 유닛과 출력단자 사이를 연결하는 역오메가 네트워크; 및

상기 N 개의 메모리 유닛에 주소를 공급하는 주소 발생기를 포함하며,

상기 오메가 네트워크로 입력되는 행(열) 우선 순위의 병렬 데이터를 상기 역오메가 네트워크에서 열(행) 우선 순위의 병렬 데이터로 출력하기 위하여 상기 오메가 네트워크는 입력 데이터를 입력 경로에서의 데이터 충돌과 메모리 충돌없이 상기 메모리 유닛에 출력하고, 상기 역오메가 네트워크는 상기 메모리 유닛으로부터 데이터를 입력받아 출력 경로에서의 데이터 충돌없이 출력하는 것을 특징으로 하는 병렬 입출력 구조를 가지는 병렬 셔플 메모리 회로

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제 2 항에 있어서, 상기 오메가 네트워크는, 상호 셔플 결선된 두 그룹의 N×N 스위치들로 구성된 것을 특징으로 하는 병렬 입출력 구조를 갖는 병렬 셔플 메모리회로

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제 1 항에 있어서, 상기 역오메가 네트워크는, 상호 셔플 결선된 두 그룹의 N×N 스위치들로 구성된 것을 특징으로 하는 병렬 입출력 구조를 갖는 병렬 셔플 메모리회로

제 1 항에 있어서, 상기 주소 발생기는, 6비트(c5 ∼ c0) 이진 카운터와,

상기 이진 카운터의 상위 3비트(c5 ∼ c3)를 입력받아 c5비트와 c4비트, c5비트와 c3비트를 배타적 논리합하고, 그 결과 비트들과 c3 비트를 이용하여 상기 메모리 유닛의 상위 어드레스를 발생하는 논리회로,

상기 이진 카운터의 c3비트와 c4비트를 오메가 네트워크 및 역오메가 네트워크의 제어신호로 출력하는 연결구조, 및

상기 이진 카운터의 하위 3비트를 상기 메모리 유닛의 열 주소로 사용하는 연결구조를 포함한 것을 특징으로 하는 병렬 입출력 구조를 갖는 병렬 셔플 메모리회로