SiGe 베이스 에피층을 구비하는 이종접합 쌍극자 트랜지스터 제조방법에 있어서,

상기 SiGe 베이스 에피층의 성장 과정에서 다수 번의 2차원 도핑을 실시하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법

실리콘 기판에 하부 콜렉터 및 콜렉터 Si 에피층을 형성하는 제1 단계;

상기 실리콘 기판에 소자분리막을 형성하는 제2 단계;

상기 실리콘 기판의 활성영역에 콜렉터 플러그 및 선택이온주입된 콜렉터(SIC)를 형성하는 제3 단계;

상기 제3 단계를 마친 전체 구조 상부에 상기 선택이온주입된 콜렉터(SIC) 영역이 오픈된 마스크 절연막 패턴을 형성하는 제4 단계;

상기 마스크 절연막 패턴을 이용하여 선택적으로 Si 에피층을 성장시키되, 상기 Si 에피층이 상기 마스크 절연막 패턴의 상부에 일정 정도 측면과도성장되도록 하는 제5 단계;

상기 제5 단계를 마친 전체 구조 상부에 SiGe 베이스 에피층을 성장시키되, 상기 SiGe 베이스 에피층 내에 다수의 2차원 도핑층을 형성하는 제6 단계;

상기 SiGe 베이스 에피층을 패터닝하여 베이스 영역을 정의하는 제7 단계; 및

상기 SiGe 베이스 에피층에 콘택되는 에미터를 형성하는 제8 단계

를 포함하여 이루어진 이종접합 쌍극자 트랜지스터 제조방법

제2항에 있어서,

상기 제8 단계는,

도핑된 폴리실리콘막을 사용하여 상기 에미터를 형성하는 제9 단계;

상기 외부베이스 이온주입을 실시하는 제10 단계; 및

상기 에미터 측벽에 측벽 스페이서 절연막을 형성하는 제11 단계를 포함하여 이루어진 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법

제3항에 있어서,

상기 제11 단계 수행 후,

노출된 상기 도핑된 폴리실리콘막 및 노출된 상기 SiGe 베이스 에피층 표면에 선택적으로 SiGe 또는 Si 에피층을 성장시키는 제12 단계;

상기 제12 단계를 마친 전체 구조 표면을 따라 고융점 금속 베리어층을 형성하는 제13 단계;

열처리를 실시하여 상기 도핑된 폴리실리콘막 및 상기 SiGe 베이스 에피층 표면에 실리사이드층을 형성하는 제14 단계; 및

상기 미반응 고융점 금속 베리어층을 제거하는 제15 단계를 더 포함하여 이루어진 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법

제2항 또는 제3항에 있어서,

상기 마스크 절연막 패턴은 저온산화막으로 형성하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법

제2항 또는 제3항에 있어서,

상기 SiGe 베이스 에피층은 Si 시드층/SiGe 에피층/Si 캡층의 적층 구조로 이루어진 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법

제6항에 있어서,

상기 다수의 2차원 도핑층은 상기 SiGe 에피층 내에 일정 농도로 일정 간격을 두고 형성되는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법