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제 3 항에 있어서, 상기 시스톨릭 어레이 구조는, 상기 다수의 안테나로부터 수신된 k 개의 수신신호에 대해 k개의 열을 구비하고, 임의의 i(1≤i≤k)열은 열방향으로 순차적으로 배열된 하나의 경계처리소자와, (k-i)개의 제1내부처리소자, 및 i개의 제2내부처리소자를 구비하고; 상기 제1열의 첫 번째 처리소자 내지 k번째 처리소자로는 상기 k개의 수신신호가 한 클럭씩 지연되어 순차적으로 입력되고, 각 열의 (k+1)번째 처리소자로는 0이 입력되며, 임의의 n(2≤n≤k-1)열의 j(1≤j≤k)번째 처리소자는 (n-1)열의 (j+1)번째 처리소자로부터 신호를 수신하여 처리한 후 (n+1)열의 (j-1)번째 처리소자에게 출력하고; 임의의 i열에 위치한 경계처리소자는 상기 외부 또는 (i-1)열로부터 수신신호(uin)를 입력받아 아래의 수식 1에 적용하여 로테이션 계수(c, s)를 계산한 후 동일 열의 다음 번째 내부처리소자에게 출력하고; 임의의 i열에 위치한 제1내부처리소자는 동일 열의 이전 번째 처리소자로부터 전달되는 로테이션 계수(c, s)와, 상기 외부 또는 (i-1)열로부터 수신신호(uin)를 입력받아 아래의 수식 2에 적용하며, 상기 로테이션 계수는 동일 열의 다음 번째 처리소자에게 전달하고 수식 2의 결과신호(uout)는 (i+1)열에게 출력하고; 임의의 i열에 위치한 제2내부처리소자는 동일 열의 이전 번째 처리소자로부터 전달되는 로테이션 계수(c, s)와, 0 내지 (i-1)열로부터 수신신호(uin)를 입력받아 아래의 수식 3에 적용하며, 상기 로테이션 계수는 동일 열의 다음 번째 처리소자에게 전달하고 수식 3의 결과신호(uout)는 (i+1)열에게 출력하여; k 열에 위치한 k개의 제2내부처리소자에서 상기 k개의 수신신호들에 대한 상호 상관행렬의 역행렬이 출력되는 것을 특징으로 하는 상관행렬의 역행렬 계산을 위한 시스톨릭 어레이 구조
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