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낮은 게이트저항을 갖는 화합물 반도체소자 제작방법

  • 기술번호 : KST2015077892
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법에 관한 것으로서, 보다 상세하게는 낮은 저항을 갖는 T자형 게이트전극의 제작방법에 관한 것이다. 이를 위하여 본 발명에 따른 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법은, 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)와 같은 전계효과형 화합물 반도체 소자의 제조방법에 있어서, 식각률이 서로 다른 특성을 이용하여 개구부가 넓은 T 자형 절연막 패턴을 형성하고, 내열성 금속 스페이서로 구성된 T 자형 게이트패턴을 도금하여 낮은 저항을 갖는 T 자형 게이트전극을 갖는 것을 특징으로 하는 화합물 반도체 제조방법이 제공된다. T 자형 절연막 패턴, 자기정렬 화합물 반도체 소자, 광 레지스트
Int. CL H01L 29/80 (2006.01)
CPC H01L 29/66431(2013.01) H01L 29/66431(2013.01) H01L 29/66431(2013.01) H01L 29/66431(2013.01) H01L 29/66431(2013.01)
출원번호/일자 1020000080803 (2000.12.22)
출원인 한국전자통신연구원
등록번호/일자 10-0385854-0000 (2003.05.19)
공개번호/일자 10-2002-0051215 (2002.06.28) 문서열기
공고번호/일자 (20030602) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2000.12.22)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 윤형섭 대한민국 대전광역시유성구
2 이진희 대한민국 대전광역시유성구
3 이경호 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2000.12.22 수리 (Accepted) 1-1-2000-0277143-20
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 의견제출통지서
Notification of reason for refusal		 2002.06.27 발송처리완료 (Completion of Transmission) 9-5-2002-0228710-97
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
5 의견서
Written Opinion		 2002.08.23 수리 (Accepted) 1-1-2002-0273006-60
6 명세서 등 보정서
Amendment to Description, etc.		 2002.08.23 보정승인 (Acceptance of amendment) 1-1-2002-0273008-51
7 등록결정서
Decision to grant		 2003.02.27 발송처리완료 (Completion of Transmission) 9-5-2003-0073578-09
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

삭제
2 2

복수의 에피택셜층들을 구비한 화합물 반도체 에피택셜 기판 상에 식각정지층과 오믹층을 순차적으로 형성하는 공정과, 자기정렬된 소스와 드레인 오믹금속전극을 형성하는 공정을 포함하는 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)와 같은 전계효과형 화합물 반도체 소자의 제조방법에 있어서,

상기 오믹층의 일부를 선택적으로 식각하여 첫번째 게이트 리세스(recess)를 형성하는 제1 단계;

상기 오믹층 상에 산화막과 질화막을 순차적으로 증착하는 제2 단계;

광 리소그라피 방법으로 광 레지스트 게이트 패턴을 형성하고, 상기 광 레지스트 게이트 패턴을 미세화한 다음에 스퍼터링 진공증착방법으로 내열성 금속을 증착하는 제3 단계;

상기 광 레지스트 게이트 패턴을 리프트 오프하여 내열성 금속의 개구부 패턴을 형성하는 제4 단계;

상기 개구부 패턴을 이용한 상기 질화막과 상기 산화막의 식각으로 절연막층의 개구부를 형성한 후, 상기 질화막과 상기 산화막의 식각률 차이를 이용한 습식 식각으로 T자형 절연막 패턴을 형성하는 제5 단계;

내열성 금속박막을 증착 및 식각하여 내열성 금속스페이서를 형성하고, 상기 내열성 금속스페이서를 이용하여 식각 정지층의 일부를 식각함으로써 두 번째 게이트 리세스를 형성하는 제6 단계;

도금용 금속 전극을 형성하고, T자형 게이트 전극의 머리부분을 형성하기 위하여 음각의 광 레지스트 패턴을 형성하는 제7 단계; 및

상기 음각의 광 레지스트 패턴, 상기 금속 전극, 상기 내열성 금속스페이서 및 상기 내열성 금속으로 구성된 T자형 게이트 패턴을 도금하여 T자형 게이트 전극을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 화합물 반도체소자 제작방법

3 3

삭제
4 4

삭제
5 5

제2항에 있어서,

상기 제8 단계의 T자형 게이트 전극 형성은 상기 T자형 게이트 패턴에 금을 도금하여 형성하는 것을 특징으로 하는 화합물 반도체소자 제조방법

6 6

제2항 또는 제5항에 있어서,

상기 제6 단계의 내열성 금속박막 증착은 텅스텐 나이트라이드(WNx), 텅스텐 실리사이드 (WSix), 텅스텐(W) 또는 몰리브덴(Mo) 중 하나를 이용한 스퍼터링 진공증착방법으로 이루어지는 것을 특징으로 하는 화합물 반도체소자 제조방법

7 7

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8 8

삭제
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