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비씨디 소자 및 그 제조 방법

  • 기술번호 : KST2015078057
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 서브마이크론급 CMOS 공정을 기반으로 한 BCD 소자 및 그 제조 방법에 관한 것으로, 20∼30V급 LDMOS 소자의 경우 드레인 영역 하부에 표류 영역만을 형성하는 반면, 60∼90V급 LDMOS 소자의 경우 드레인 영역 하부에 표류 영역을 포함하는 웰 영역을 형성하여 소자의 내압과 on-저항 특성이 개선되도록 하고, nLDMOS 소자의 게이트 산화막은 얇게 형성하는 반면, pLDMOS 소자의 게이트 산화막은 두껍게 형성하여 게이트 인가 전압을 높일 수 있도록 함으로써 구동 능력이 향상되도록 한다. 또한, 트렌치를 이용하여 소자간을 격리시킴으로써 소자의 점유 면적을 감소시키고, DMOS 소자의 표류 영역을 바이폴라 소자의 베이스 형성용 마스크를 사용하여 형성함으로써 공정이 간소화되도록 한다.BCD 소자, LDMOS 소자, CMOS 소자, 바이폴라 소자, 트렌치
Int. CL H01L 27/06 (2006.01)
CPC H01L 27/06(2013.01) H01L 27/06(2013.01)
출원번호/일자 1020010073392 (2001.11.23)
출원인 한국전자통신연구원
등록번호/일자 10-0403053-0000 (2003.10.13)
공개번호/일자 10-2003-0042654 (2003.06.02) 문서열기
공고번호/일자 (20031023) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2001.11.23)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이대우 대한민국 대전광역시유성구
2 노태문 대한민국 대전광역시유성구
3 구진근 대한민국 대전광역시유성구
4 김종대 대한민국 대전광역시서구
5 양일석 대한민국 대전광역시유성구
6 박일용 대한민국 경기도평

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2001.11.23 수리 (Accepted) 1-1-2001-0306375-10
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
3 선행기술조사의뢰서
Request for Prior Art Search		 2003.08.08 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2003.09.15 수리 (Accepted) 9-1-2003-0040336-12
5 등록결정서
Decision to grant		 2003.09.30 발송처리완료 (Completion of Transmission) 9-5-2003-0386821-52
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

실리콘 기판의 소정 영역에 형성된 제 2 매몰층, 상기 실리콘 기판 상부에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 p웰과 접속되는 소오스 전극, 상기 에피층의 소정 영역에 형성된 n 표류 영역과 접속되는 드레인 전극 및 상기 에피층 상부의 소정 영역에 형성되며 제 1 게이트 산화막에 의해 절연되는 게이트 전극으로 구성된 MV-nLDMOS 소자와,

상기 MV-nLDMOS 소자와 트렌치에 의해 분리되며, 실리콘 기판에 형성된 제 1 매몰층, 상기 제 1 매몰층을 포함한 상기 실리콘 기판 상부에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 n웰과 접속되는 소오스 전극, 상기 에피층의 소정 영역에 형성된 상기 p 표류 영역과 접속되는 드레인 전극 및 상기 에피층 상부의 소정 영역에 형성되며 제 2 게이트 산화막에 의해 절연되는 게이트 전극으로 구성된 MV-pLDMOS 소자와,

상기 MV-pLDMOS 소자와 트렌치에 의해 분리되며, 상기 실리콘 기판의 소정 영역에 형성된 제 2 매몰층, 상기 실리콘 기판 상부에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 p웰과 접속되는 소오스 전극, 상기 에피층의 소정 영역에 형성된 n웰, 상기 n웰의 소정 영역에 형성된 n 표류 영역과 접속되는 드레인 전극 및 상기 에피층 상부의 소정 영역에 형성되며 제 1 게이트 산화막에 의해 절연되는 게이트 전극으로 구성된 HV-nLDMOS 소자와,

상기 HV-nLDMOS 소자와 트렌치에 의해 분리되며, 실리콘 기판에 형성된 제 1 매몰층, 상기 제 1 매몰층을 포함한 상기 실리콘 기판 상부에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 n웰, 상기 n웰과 접속되는 소오스 전극, 상기 에피층의 소정 영역에 형성된 p웰, 상기 p웰의 소정 영역에 형성된 p 표류 영역과 접속되는 드레인 전극 및 상기 에피층 상부의 소정 영역에 형성되며 제 2 게이트 산화막에 의해 절연되는 게이트 전극으로 구성된 HV-pLDMOS 소자와,

상기 HV-pLDMOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판의 소정 영역에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 p웰, 상기 p웰의 소정 영역과 각각 접속되는 소오스 전극 및 드레인 전극, 상기 p웰 상부의 소정 영역에 형성되며 제 1 게이트 산화막에 의해 절연되는 게이트 전극으로 구성된 nMOS 소자와,

상기 nMOS 소자와 필드 산화막에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 n웰, 상기 n웰의 소정 영역에 각각 접속되는 소오스 전극 및 드레인 전극, 상기 n웰의 소정 영역에 형성되며 제 1 게이트 산화막에 의해 절연되는 게이트 전극으로 구성된 pMOS 소자와,

상기 pMOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판의 소정 영역에 형성된 제 1 매몰층, 상기 실리콘 기판 상부에 형성된 에피층, 상기 에피층의 소정 영역에 형성된 p 베이스 영역에 각각 접속되는 베이스 전극 및 에미터 전극, 상기 에피층의 소정 영역에 형성된 n+ 싱크 영역과 접속되는 콜렉터 전극으로 구성된 npn 바이폴라 소자를 포함하여 이루어진 것을 특징으로 하는 비씨디 소자

2 2

제 1 항에 있어서, 상기 제 1 게이트 산화막은 상기 제 2 게이트 산화막보다 얇게 형성된 것을 특징으로 하는 비씨디 소자

3 3

제 1 항에 있어서, 상기 HV-nLDMOS 소자는 상기 실리콘 기판의 소정 영역에 형성된 제 1 매몰층 및 상기 n웰의 소정 영역에 형성된 p 확산층을 더 포함하여 구성된 것을 특징으로 하는 비씨디 소자

4 4

제 1 항에 있어서, 상기 HV-pLDMOS 소자는 상기 제 1 매몰층상의 소정 영역에 형성된 제 2 매몰층 및 상기 p웰의 소정 영역에 형성된 n 확산층을 더 포함하여 구성된 것을 특징으로 하는 비씨디 소자

5 5

제 1 항에 있어서, 상기 npn 바이폴라 소자의 에미터 영역은 n형 불순물층을 더 포함하여 구성된 것을 특징으로 하는 비씨디 소자

6 6

MV-nLDMOS 소자, MV-pLDMOS 소자, HV-nLDMOS 소자, HV-pLDMOS 소자, nMOS 소자, pMOS 소자 및 npn 바이폴라 소자 영역을 확정한 후 실리콘 기판의 소정 영역에 제 1 매몰층을 형성하고, 상기 실리콘 기판의 또다른 영역에 제 2 매몰층을 형성하는 단계와,

상기 제 1 매몰층 및 제 2 매몰층이 형성된 상기 실리콘 기판 상부에 에피층을 형성하는 단계와,

상기 에피층의 소정 영역에 p웰, n+ 싱크 영역 및 n웰을 각각 형성하는 단계와,

상기 에피층의 소정 영역을 식각하여 상기 실리콘 기판이 노출되도록 트렌치를 형성한 후 상기 트렌치를 산화막 및 폴리실리콘막으로 매립시키는 단계와,

상기 에피층의 소정 영역에 n 표류 영역, p 표류 영역 및 p 베이스 영역을 각각 형성하는 단계와,

상기 에피층상의 소정 영역에 필드 산화막을 형성하는 단계와,

상기 에피층 상부에 얇은 두께의 산화막을 형성하고 상기 산화막의 소정 영역을 식각한 후 제 1 게이트 산화막을 형성하여 상기 에피층 상부의 소정 영역에는 제 1 게이트 산화막이 형성되고, 상기 에피층 상부의 다른 소정 영역에는 상기 얇은 산화막과 상기 제 1 게이트 산화막이 합해진 제 2 게이트 산화막이 형성되는 단계와,

전체 구조 상부에 도전체막을 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와,

상기 nMOS 소자 영역 및 pMOS 소자 영역의 소정 영역에 LDD 영역을 형성한 후 상기 게이트 전극 측벽에 측벽 산화막을 형성하는 단계와,

상기 MV-nLDMOS 소자 영역, HV-nLDMOS 소자 영역 및 nMOS 소자 영역에 소오스 영역 및 드레인 영역, npn 바이폴라 소자 영역에 에미터 영역 및 콜렉터 영역을 형성하고, MV-pLDMOS 소자 영역, HV-pLDMOS 소자 영역 및 pMOS 소자 영역에 소오스 영역 및 드레인 영역을 형성하는 단계와,

전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하고 금속층을 매립한 후 패터닝하여 MV-nLDMOS 소자, MV-pLDMOS 소자, HV-nLDMOS 소자, HV-pLDMOS 소자, nMOS 소자 및 pMOS 소자 각각의 소오스 전극 및 드레인 전극과 npn 바이폴라 소자의 에미터 전극, 베이스 전극 및 콜렉터 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 비씨디 소자 제조 방법

7 7

제 6 항에 있어서, 상기 HV-nLDMOS 소자 영역의 상기 실리콘 기판의 소정 영역에 제 1 매몰층이 더 형성되고, 상기 n웰의 소정 영역에 p 확산층이 더 형성되는 것을 특징으로 하는 비씨디 소자 제조 방법

8 8

제 6 항에 있어서, 상기 HV-pLDMOS 소자 영역의 상기 실리콘 기판의 소정 영역에 형성된 상기 제 1 매몰층과 일부 중첩되도록 상기 제 2 매몰층이 더 형성되고, 상기 p웰의 소정 영역에 n 확산층이 더 형성되는 것을 특징으로 하는 비씨디 소자 제조 방법

9 9

제 6 항에 있어서, 상기 npn 바이폴라 소자의 에미터 영역에 n형 불순물층이 더 형성되는 것을 특징으로 하는 비씨디 소자 제조 방법

10 10

제 6 항에 있어서, 상기 제 1 게이트 산화막은 MV-nLDMOS 소자 영역, HV-nLDMOS 소자 영역, nMOS 소자 영역 및 pMOS 소자 영역에 형성되고, 상기 제 2 게이트 산화막은 MV-pLDMOS 소자 영역 및 HV-pLDMOS 소자에 형성되는 것을 특징으로 하는 비씨디 소자 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.