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이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터제조 방법

  • 기술번호 : KST2015078233
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터 제조 방법에 관한 것으로, 고온에서 CVD(Chemical Vapor Deposition)법으로 기판 상부에 실리콘-게르마늄 에피층을 형성하고, 선택적 에피 성장법으로 PMOS 트랜지스터가 형성될 n웰에만 실리콘-게르마늄으로 이루어진 채널층을 형성한 후 실리콘층을 형성하여 PMOS 트랜지스터 영역에서는 게이트 산화막을 형성하기 위한 희생층으로 사용하고, NMOS 트랜지스터 영역에서는 채널층으로 사용함으로써, 일반적인 반도체 공정을 적용하면서 전기적 특성이 우수한 이종접합구조의 CMOS 트랜지스터를 용이하게 제조할 수 있는 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터 제조 방법이 개시된다.CMOS, SiGe, 이종접합, 선택적 에피성장, CVD
Int. CL H01L 29/737 (2006.01)
CPC H01L 27/0928(2013.01) H01L 27/0928(2013.01) H01L 27/0928(2013.01)
출원번호/일자 1020020009027 (2002.02.20)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2003-0069407 (2003.08.27) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.02.20)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 송영주 대한민국 대전광역시유성구
2 임정욱 대한민국 대전광역시유성구
3 심규환 대한민국 대전광역시유성구
4 강진영 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2002.02.20 수리 (Accepted) 1-1-2002-0050593-19
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
3 선행기술조사의뢰서
Request for Prior Art Search		 2003.10.07 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2003.11.20 수리 (Accepted) 9-1-2003-0058889-03
5 의견제출통지서
Notification of reason for refusal		 2003.12.26 발송처리완료 (Completion of Transmission) 9-5-2003-0514142-84
6 거절결정서
Decision to Refuse a Patent		 2004.03.30 발송처리완료 (Completion of Transmission) 9-5-2004-0125255-55
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

실리콘 기판 상에 제1 SiGe층을 형성하는 단계와,

상기 제1 SiGe층에 p웰, n웰 및 소자 분리막을 형성하는 단계와,

상기 n웰 상부에 제2 SiGe층을 형성하는 단계와,

상기 제2 SiGe층 및 상기 p웰 상에 실리콘층을 형성하는 단계와,

열산화 공정으로 상기 실리콘층의 상부를 소정의 두께만큼 산화시켜 게이트 산화막을 형성하는 단계와,

상기 n웰 및 상기 p웰 상에 게이트 전극, 게이트 스페이서, 소오스/드레인 및 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터 제조 방법

2 2

제1항에 있어서, 상기 제2 SiGe층은 상기 p웰 상부에 성장 방지막을 형성한 후 선택적 에피성장법에 의해 상기 n웰 상부에만 형성되며, 상기 성장 방지막은 실리콘층을 형성하기 전에 제거되는 것을 특징으로 하는 백금 박막 및 강유전체 박막의 식각 방법

3 3

제 1 항 또는 제 2 항에 있어서, 상기 제2 SiGe층은 선택적 에피성장법으로 형성하며, 게르마늄의 조성은 30% 내지 50%인 것을 특징으로 하는 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터 제조 방법

4 4

제 1 항에 있어서, 상기 실리콘층은 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터 제조 방법

5 5

제 1 항에 있어서, 상기 실리콘층은 열산화막이나 금속 산화막으로 이루어진 게이트 산화막이 형성된 후에도 적어도 30Å이상의 두께만큼 잔류되도록 형성하는 것을 특징으로 하는 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.