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반도체 기판 상에 식각률이 서로 다른 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계; 상기 제2 및 제1 절연막을 식각하여 하부보다 상부가 넓은 홀을 형성하는 단계; 상기 홀이 매립되도록 전체 상부면에 제3 절연막을 형성한 후, 상기 반도체 기판의 일부를 노출시키면서 상기 홀의 측벽에 상기 제3 절연막이 잔류되도록 상기 제3 절연막을 되식각하는 단계; 전체 상부면에 제1 및 제2 감광막을 순차적으로 형성한 후, 상부가 하부보다 넓은 개구부를 통해 상기 홀이 노출되도록 상기 제2 및 제1 감광막을 순차적으로 패터닝하는 단계; 및 게이트 형성용 금속을 증착한 후, 상기 제2 및 제1 감광막을 제거하여 티(T)형의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제1항에 있어서, 상기 제2 절연막과 상기 제1 절연막의 식각률 차이는 1
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제1항에 있어서, 상기 제1 절연막은 실리콘 산화막이며, 상기 제2 절연막은 실리콘 질화막인 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제3항에 있어서, 상기 제2 및 제1 절연막의 식각은 식각 가스로서 C2H6, CHF3, CF4 가스 또는 이들의 조합 가스를 사용하며, 10mT 내지 500mT 범위의 압력에서, 50W 내지 1500W 정도의 파워를 인가하여 실시하는 특징으로 하는 티(T)형 게이트 형성 방법
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제1항에 있어서, 상기 제2 및 제1 감광막을 패터닝한 후, 상기 홀의 저면부를 리세스하는 단계를 더 포함하는 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제5항에 있어서, 상기 리세스 공정은 기판의 손상이 적고 방향성이 좋은 ECR 및 ICP 중 어느 하나의 방법으로 실시하는 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제1항에 있어서, 상기 게이트 형성용 금속은 Ti/Pt/Au인 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제1항에 있어서, 상기 제2 및 제1 감광막은 리프트-오프 공정으로 제거하는 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제1항에 있어서, 상기 제2 및 제1 감광막을 제거한 후, 게이트 주변에 잔류하는 감광막 찌꺼기를 제거하고 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 티(T)형 게이트 형성 방법
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제1항에 있어서, 상기 반도체 기판은 화합물 반도체 기판이며, 상기 화합물 반도체 기판 상에 활성층 및 캡층이 순차적으로 적층되어 있고, 상기 활성층 및 캡층의 소정 영역에 소스 및 드레인으로 이용될 오믹 금속층이 형성된 것을 특징으로 하는 티(T)형 게이트 형성 방법
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