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맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치에 있어서,외부로부터 입력받은 MPDU(Mac Prococol Data Unit) 데이터의 길이 값(전송 길이 벡터)을 저장하기 위한 전송 길이 저장 수단;외부로부터 입력받은 전송 레이트 값(전송 레이트 벡터)을 저장하기 위한 전송 레이트 저장 수단;상기 전송 레이트 저장 수단으로부터 전달받은 전송 레이트 값에 따라 심볼당 전송할 데이터 수를 계산하여 인에이블 신호를 발생시키기 위한 심볼당 전송 데이터 비트수 생성 수단; 상기 맥 프로세서로부터의 송신 시작 신호에 의하여 동작을 시작하여 주사용 클럭을 카운팅하기 위한 클럭 카운팅 수단;상기 클럭 카운팅 수단에서 발생된 신호에 따라 동작하여 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 하나를 출력하는데 필요한 시간 간격으로 그 값을 증가시키기 위한 심볼 카운팅 수단;상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 송신 클럭을 발생시켜 상기 맥 프로세서로 전송하기 위한 송신 클럭 발생 수단;상기 송신 클럭 발생 수단에서 발생시킨 송신 클럭을 카운팅하기 위한 송신 클럭 카운팅 수단;상기 송신 클럭 카운팅 수단의 결과값과 전송 벡터를 통해 상기 전송 길이 저장 수단에 예약 저장된 전송 길이(MPDU의 길이)를 비교하여, 상기 송신 클럭 발생 수단의 동작을 정지시키기 위한 비교 수단;상기 송신 클럭 발생 수단에서 전송한 송신 클럭에 따라 상기 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 저장하기 위한 데이터 저장 수단; 및상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 상기 데이터 저장 수단을 제어하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 데이터 저장수단의 입력주소가 결정되도록 제어하기 위한 데이터 저장 제어 수단 을 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치
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제 1 항에 있어서, 상기 클럭 카운팅 수단은, 상기 클럭 카운팅 수단의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하여 같아지면 초기화시킨 후 동작하는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치
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제 1 항에 있어서, 상기 송신 클럭 발생수단은, 상기 맥 프로세서로부터의 MPDU(Mac Prococol Data Unit) 데이터 전송을 위한 버스의 폭(비트수)에 따라 송신 클럭의 발생을 조정하는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치
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제 1 항에 있어서, 상기 비교 수단은, 상기 송신 클럭 카운팅 수단의 값과 상기 전송 길이 저장 수단의 값을 비교하여, 두 값이 같으면, 상기 송신 클럭 발생 수단의 동작을 정지시키는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치
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제 1 항에 있어서, 상기 데이터 저장 제어 수단은, 상기 데이터 저장 수단에 상기 맥 프로세서로부터 전달받은 MPDU(Mac Prococol Data Unit) 데이터를 저장시키기 위하여, 상기 송신 클럭 발생 수단에서 발생한 송신 클럭에 따라 0부터 상기 데이터 저장 수단이 가질 수 있는 최대치까지 순환하면서 상기 데이터 저장 수단의 주소를 결정하는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치
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맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법에 있어서,외부로부터 입력받은 전송 레이트(Rate) 벡터와 전송 길이 벡터를 전송 레이트 레지스터와 전송 길이 레지스터에 각각 저장하는 단계; 상기 맥 프로세서로부터 송신 시작 신호를 입력받아, 클럭 카운터, 심볼 카운터, 및 송신 클럭 카운터를 초기화하는 단계; 상기 클럭 카운터를 동작시키고, 상기 클럭 카운터의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하여, 그 결과에 따라 상기 심볼 카운터를 동작시키는 비교 단계; 송신 클럭 발생기가 상기 심볼 카운터, 상기 클럭 카운터, NDBPS 생성기, 및 비교기의 신호에 따라 송신 클럭을 발생/중지시키는 송신 클럭 발생/중지 단계; 및상기 송신 클럭 발생기에서 발생한 송신 클럭을 상기 맥 프로세서에 전달하여 상기 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 메모리 제어부의 제어에 의하여 메모리부에 저장하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 상기 메모리 제어부에서 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 메모리부의 입력주소가 결정되도록 제어하는 단계를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법
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제 6 항에 있어서 상기 비교 단계는,상기 클럭 카운터를 동작시키는 단계;상기 클럭 카운터의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하는 단계; 및상기 비교 결과가 같아지면 심볼 카운터를 동작시키기 시작하고, 클럭 카운터를 초기화시킨 후 다시 동작시키는 단계를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법
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제 6 항 또는 제 7 항에 있어서상기 송신 클럭 발생/중지 단계는,상기 심볼 카운터와 상기 클럭 카운터와 상기 NDBPS 생성기의 신호에 따라 상기 송신 클럭 발생기에서 송신 클럭을 발생시키는 단계;상기 발생한 송신 클럭의 수를 카운팅하기 위하여 송신 클럭 카운터 값을 증가시키는 단계; 비교기에서 상기 송신 클럭 카운터의 값을 전송 길이 레지스터의 값과 비교하는 단계; 및상기 비교 결과, 같을 경우 송신 클럭 발생기의 동작을 중단시키는 단계 를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법
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제 6 항 또는 제 7 항에 있어서상기 송신 클럭 발생/중지 단계는,상기 심볼 카운터와 상기 클럭 카운터와 상기 NDBPS 생성기의 신호에 따라 상기 송신 클럭 발생기에서 송신 클럭을 발생시키는 단계;상기 발생한 송신 클럭의 수를 카운팅하기 위하여 송신 클럭 카운터 값을 증가시키는 단계; 비교기에서 상기 송신 클럭 카운터의 값을 전송 길이 레지스터의 값과 비교하는 단계; 및상기 비교 결과, 같을 경우 송신 클럭 발생기의 동작을 중단시키는 단계 를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법
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