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데이터 패킷을 입력받고, 상기 데이터 패킷의 헤더 부분의 각 필드를 검사하며, 에러정정코드를 이용하여 상기 데이터 패킷이 수신되는 데로 계속 누적계산을 수행하다가 데이터 패킷의 끝부분에 있는 에러정정코드가 수신되는 즉시 누적계산 결과의 값과 일치하는 지 여부를 판정하고, 이에 따라 패킷 입력을 완료하거나 혹은 폐기처분 하도록 패킷 무결성 신호 또는 패킷 결성 신호를 출력하는 검사 회로; 상기 데이터 패킷을 입력받아 실시간으로 분배하는 MUX; 및 상기 검사 회로로부터 상기 패킷 무결성 신호 또는 상기 패킷 결성 신호를 입력받고, 이에 따라 패킷 입력을 완료하거나 혹은 폐기처분 하는 복수개의 선입 선출 메모리 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제1항에 있어서, 상기 복수개의 선입 선출 메모리는, 데이터 주소 상태에 따라 풀 신호 또는 엠프티 신호를 생성하고, 쓰기 인에이블 신호가 활성화되고, 풀 신호가 비활성화된 경우에 쓰기 승인 신호를 활성화하고, 쓰기 주소를 생성하여 출력하며, 읽기 인에이블 신호가 활성화되고, 엠프티 신호가 비활성화된 경우에, 읽기 주소를 생성하여 출력하며, 상기 패킷 결성 신호 및 상기 패킷 무결성 신호를 입력받아 상기 쓰기 주소 값을 조정함으로써, 패킷 처분 여부를 제어하고, 상위 계층으로 읽기 주소 복사 데이터를 출력하고, 상위 계층으로부터 패킷 처분 신호 및 읽기 주소 복사 데이터에 따른 신규 주소를 입력받아 상기 읽기 주소를 조정함으로써, 패킷 처분 여부를 제어하는 메모리 제어부; 및 쓰기 승인 신호가 활성화된 경우에 상기 메모리 제어부에서 입력받은 쓰기 주소에 입력 데이터를 저장하고, 상기 메모리 제어부에서 읽기 주소를 입력받아 상기 읽기 주소에 해당하는 곳에 저장된 데이터를 출력하는 이중 포트 동기식 메모리 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제2항에 있어서, 상기 메모리 제어부는, 상기 쓰기 인에이블 신호, 상기 읽기 인에이블 신호 및 제1 제어 신호를 입력받고, 이러한 신호들의 논리값에 따라 상기 엠프티 신호 및 쓰기 승인 신호를 생성하는 제1 신호 생성부; 상기 패킷 무결성 신호, 상기 읽기 인에이블 신호 및 제2 제어 신호를 입력받고, 이러한 신호들의 논리값에 따라 상기 엠프티 신호 및 상기 읽기 승인 신호를 생성하는 제2 신호 생성부; 및 상기 제1 신호 생성부로부터의 쓰기 승인 신호, 상기 패킷 결성 신호 및 패킷 무결성 신호를 입력받고, 이러한 신호에 따라 상기 쓰기 주소를 생성하여 상기 이중 포트 동기식 메모리로 출력하며, 상기 읽기 주소 복사 데이터를 상위 계층으로 출력하고, 상기 제2 신호 생성부로부터 읽기 승인 신호를, 상위 계층으로부터 패킷 처분 신호 및 상기 읽기 주소 복사 데이터에 따른 신규 주소를 입력받으며, 이러한 신호에 따라 상기 읽기 주소를 생성하여 상기 이중 포트 동기식 메모리로 출력하고, 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하여 상기 제1 신호 생성부 및 제2 신호 생성부에 출력하는 주소 제어부 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제3항에 있어서, 상기 제1 신호 생성부는, 상기 쓰기 인에이블 신호 및 상기 제1 제어 신호를 입력받아 AND 연산하는 제1 AND 게이트; 상기 풀 신호가 제1 논리 단계인 경우에는 상기 제1 AND 게이트의 출력 신호를 선택하여 도통시키고, 상기 풀 신호가 제2 논리 단계인 경우에는 상기 읽기 인에이블 신호의 반전값을 선택하여 도통시키는 제1 셀렉터; 초기화 시 0으로 세팅되고, 상기 제1 셀렉터로부터 신호를 입력받아 저장하는 풀 레지스터; 및 상기 풀 레지스터의 출력 신호의 반전값 및 상기 쓰기 인에이블 신호를 입력받아 AND 연산한 후, 그 결과값을 상기 쓰기 승인 신호로서 출력하는 제2 AND 게이트 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제3항에 있어서, 상기 제2 신호 생성부는, 상기 읽기 인에이블 신호 및 상기 제2 제어 신호를 입력받아 AND 연산하는 제3 AND 게이트; 상기 엠프티 신호가 제1 논리 단계인 경우에는 상기 제3 AND 게이트의 출력 신호를 선택하여 도통시키고, 상기 엠프티 신호가 제2 논리 단계인 경우에는 상기 패킷 무결성 신호의 반전값을 선택하여 도통시키는 제2 셀렉터; 초기화 시 1로 세팅되고, 상기 제2 셀렉터로부터 신호를 입력받아 저장하는 엠프티 레지스터; 및 상기 엠프티 레지스터의 출력 신호의 반전값 및 상기 읽기 인에이블 신호를 입력받아 AND 연산한 후, 그 결과값을 상기 읽기 승인 신호로서 출력하는 제4 AND 게이트 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제3항에 있어서, 상기 주소 제어부는, 상기 쓰기 승인 신호, 상기 패킷 결성 신호 및 상기 패킷 무결성 신호를 입력받아 복호화 과정을 통하여 주소 데이터를 생성하는 디코더; 초기화 시 0으로 세팅되고, 상기 디코더의 출력 주소 데이터를 입력받아 저장하며, 제1 쓰기 경계 주소 데이터를 입력받아 저장하는 제1 쓰기 주조 레지스터; 초기화 시 0으로 세팅되고, 상기 디코더의 출력 주소 데이터를 입력받아 저장하며, 상기 제1 쓰기 주조 레지스터로부터의 주소 데이터를 저장하고, 저장된 데이터를 상기 제1 쓰기 경계 주소 데이터로서 상기 제1 쓰기 주조 레지스터에 출력하는 제1 쓰기 경계 주소 레지스터; 초기화 시 1로 세팅되고, 상기 디코더의 출력 주소 데이터를 입력받아 저장하며, 제2 쓰기 경계 주소 데이터를 입력받아 저장하는 제2 쓰기 주조 레지스터; 초기화 시 1로 세팅되고, 상기 디코더의 출력 주소 데이터를 입력받아 1을 가산한 후 저장하며, 상기 제2 쓰기 주조 레지스터로부터의 주소 데이터를 저장하고, 저장된 데이터를 상기 제2 쓰기 경계 주소 데이터로서 상기 제2 쓰기 주조 레지스터에 출력하는 제2 쓰기 경계 주소 레지스터; 상기 패킷 결성 신호를 입력받고, 상기 패킷 결성 신호가 제1 논리 단계인 경우에는 상기 제1 쓰기 주조 레지스터로부터의 주소 데이터를 상기 쓰기 주소로서 상기 이중 포트 동기식 메모리로 출력하고, 상기 패킷 결성 신호가 제2 논리 단계인 경우에는 상기 제1 쓰기 경계 주소 데이터를 상기 쓰기 주소로서 상기 이중 포트 동기식 메모리로 출력하는 제3 셀렉터; 초기화 시 0으로 세팅되고, 상기 제2 신호 생성부로부터의 읽기 승인 신호 및 상위 계층으로부터의 상기 패킷 처분 신호를 입력받으며, 상기 읽기 승인 신호 및 상기 패킷 처분 신호에 따라 저장된 주소 데이터를 출력하고, 상위 계층으로부터 상기 신규 주소를 입력받아 저장하는 읽기 주소 레지스터; 상기 읽기 승인 신호의 제어에 따라 상기 읽기 주소 레지스터에 저장된 데이터를 복사하여 저장하는 복사 레지스터; 상기 읽기 승인 신호가 제1 논리 단계인 경우에는 상기 복사 레지스터로부터의 출력 데이터를 읽기 주소로서 출력하고, 상기 읽기 승인 신호가 제2 논리 단계인 경우에는 상기 읽기 주소 레지스터의 출력 데이터를 상기 읽기 주소로서 출력하는 제4 셀렉터; 상기 제2 쓰기 주조 레지스터의 출력 데이터 및 상기 읽기 주소 레지스터의 출력 데이터를 동일한지 비교하고, 그 결과에 따라 상기 제1 제어 신호를 생성하는 제1 비교기; 및 상기 제1 쓰기 경계 주소 레지스터의 출력 데이터에 1을 감산한 값 및 상기 읽기 주소 레지스터의 출력 데이터가 동일한지 비교하고, 그 결과에 따라 상기 제2 제어 신호를 생성하는 제2 비교기 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제2항에 있어서, 상기 이중 포트 동기식 메모리는, 상기 쓰기 승인 신호가 활성화되면, 상기 쓰기 주소를 입력받아 제1 선택 신호를 출력하는 제1 선택부; 상기 제1 선택부로부터 입력된 상기 제1 선택 신호에 따라 해당 레지스터를 인에이블하고, 상기 해당 레지스터에 상기 입력 데이터를 저장하는 레지스터 어레이; 상기 메모리 제어부에서 입력받은 상기 읽기 주소를 입력받아 저장하는 읽기 주소 레지스터; 및 상기 읽기 주소 레지스터로부터 상기 읽기 주소를 입력받아 상기 레지스터 어레이 중 상기 읽기 주소의 레지스터에 저장된 데이터를 출력 데이터로서 출력하는 제2 선택부 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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제1항에 있어서, 상기 복수개의 선입 선출 메모리는, 데이터 주소 상태에 따라 풀 신호 또는 엠프티 신호를 생성하고, 쓰기 인에이블 신호가 활성화되고, 풀 신호가 비활성화된 경우에 쓰기 승인 신호를 활성화하고, 쓰기 주소를 생성하여 출력하며, 읽기 인에이블 신호가 활성화되고, 엠프티 신호가 비활성화된 경우에, 읽기 주소를 생성하여 출력하며, 상기 패킷 결성 신호 및 상기 패킷 무결성 신호를 입력받아 상기 쓰기 주소 값을 조정함으로써, 패킷 처분 여부를 제어하는 메모리 제어부; 및 쓰기 승인 신호가 활성화된 경우에 상기 메모리 제어부에서 입력받은 쓰기 주소에 입력 데이터를 저장하고, 상기 메모리 제어부에서 읽기 주소를 입력받아 상기 읽기 주소에 해당하는 곳에 저장된 데이터를 출력하는 이중 포트 동기식 메모리 를 포함하는 것을 특징으로 하는 데이터 패킷 수신 장치
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패킷 데이터 워드를 수신하는 단계; 상기 패킷 데이터 워드를 선입선출 메모리로 전달하는 동시에 상기 패킷 데이터 워드를 분석하는 단계; 상기 패킷 데이터 워드의 분석 결과, 헤더 부분인 경우에는, 패킷 헤더 처리 과정을 수행하고, 데이터 부분인 경우에는, 패킷 데이터 및 오류정정부호 계산 과정을 수행하며, 끝 부분인 경우에는 계산된 오류정정부호와 패킷의 끝의 오류정정부호를 비교하는 단계; 오류가 발견되었는지 여부를 판단하고, 오류가 발견된 경우에는 패킷을 버리는 단계; 및 오류가 발견되지 않은 경우에는, 선입선출 메모리에서 출력된 패킷 데이터 워드를 상위 처리 계층에서 처리하는 단계 를 포함하고, 상기 패킷을 버리는 단계는 한 클럭 사이클에 수행되는 것을 특징으로 하는 데이터 패킷 수신 방법
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제9항에 있어서, 상위 처리 계층에서 오류가 발견되었는지 여부를 판단하고, 오류가 발견되지 않은 경우에는 패킷 데이터 워드를 상위 처리 계층에서 처리하는 단계로 돌아가는 단계; 및 오류가 발견된 경우에는 패킷을 버리는 단계 를 더 포함하고, 상기 패킷을 버리는 단계는 한 클럭 사이클에 수행되는 것을 특징으로 하는 데이터 패킷 수신 방법
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