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선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법

  • 기술번호 : KST2015079006
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 바이폴라 트랜지스터 및 CMOS 트랜지스터를 포함하는 바이씨모스(BICMOS) 소자의 제조 방법에 관한 것으로, 선택적 에피택셜 성장법으로 규소게르마늄층을 성장시켜 베이스를 형성하고 별도의 공정으로 규소층을 형성하여 베이스 전극을 완성함으로써 베이스 전극 위에서 실리사이드가 균일하고 두껍게 형성되어 베이스 저항 및 콘택 저항이 낮아진다. 또한, 규소층 하부에 산화막을 삽입함으로써 베이스 전극 확정 시 건식 식각 시간이 줄어들고 소오스 및 드레인 영역이 건식 식각으로부터 보호된다. 따라서 본 발명은 CMOS 트랜지스터의 고유 특성을 안정적으로 유지하고 바이폴라 트랜지스터의 성능을 향상시킴으로써 높은 주파수에서 동작하는 고주파 집적회로(RF IC)를 구현할 수 있도록 한다.규소게르마늄, 바이폴라 트랜지스터, 바이씨모스, 실리사이드, 선택적 에피택셜 성장법
Int. CL H01L 27/06 (2006.01)
CPC H01L 21/823892(2013.01) H01L 21/823892(2013.01) H01L 21/823892(2013.01)
출원번호/일자 1020020072346 (2002.11.20)
출원인 한국전자통신연구원
등록번호/일자 10-0461156-0000 (2004.12.01)
공개번호/일자 10-2004-0043899 (2004.05.27) 문서열기
공고번호/일자 (20041214) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.11.20)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이승윤 대한민국 대전광역시유성구
2 박찬우 대한민국 대전광역시유성구
3 김상훈 대한민국 대전광역시유성구
4 심규환 대한민국 대전광역시유성구
5 강진영 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2002.11.20 수리 (Accepted) 1-1-2002-0382986-02
2 선행기술조사의뢰서
Request for Prior Art Search		 2004.07.09 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2004.08.18 수리 (Accepted) 9-1-2004-0050001-46
4 등록결정서
Decision to grant		 2004.11.29 발송처리완료 (Completion of Transmission) 9-5-2004-0505084-57
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

소자분리막이 형성된 반도체 기판에 콜렉터, 콜렉터 연결부, n-웰 및 p-웰을 각각 형성하는 단계와,

상기 콜렉터, 콜렉터 연결부, n-웰 및 p-웰의 반도체 기판 상에 제 1 산화막을 형성하는 단계와,

상기 n-웰에 PMOS 트랜지스터를 형성하고 상기 p-웰에 NMOS 트랜지스터를 형성하는 단계와,

상기 콜렉터 상부의 상기 제 1 산화막을 제거하는 단계와,

상기 콜렉터의 상부에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스를 형성하는 단계와,

전체 상부면에 제 2 산화막을 형성한 후 상기 NMOS 및 PMOS 상부의 상기 제 2 산화막 및 상기 콜렉터의 소정 영역 상부의 상기 제 2 산화막인 패드 산화막을 잔류시키는 단계와,

전체 상부면에 전도층을 형성한 후 패터닝하여 베이스 전극을 형성하는 단계와,

전체 상부면에 제 3 산화막을 형성한 후 상기 콜렉터 상에 형성된 베이스의 소정 부분이 노출되도록 상기 제 3 산화막, 베이스 전극 및 패드 산화막을 순차적으로 패터닝하는 단계와,

상기 패터닝된 제 3 산화막, 베이스 전극 및 패드 산화막의 측벽에 측벽 절연막을 형성하는 단계와,

전체 상부면에 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법

2 2

제 1 항에 있어서, 상기 에피택셜층은 규소게르마늄 혼합물로 이루어진 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법

3 3

제 1 항에 있어서, 상기 측벽 절연막은 규소산화막 또는 규소질화막으로 이루어진 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법

4 4

제 1 항에 있어서, 상기 에미터 전극을 형성하는 단계로부터 불순물 이온 주입을 통해 상기 에미터 전극이 형성되지 않은 영역의 상기 콜렉터에 외부 베이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법

5 5

제 1 항에 있어서, 상기 에미터 전극을 형성하는 단계로부터 상기 에미터 전극 측벽에 외부 측벽 절연막을 형성 하는 단계와,

상기 NMOS 및 PMOS 트랜지스터의 게이트, 소오스 및 드레인, 상기 콜렉터 연결부, 상기 에미터 전극 및 상기 베이스 전극의 표면에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법

6 6

제 5 항에 있어서, 상기 실리사이드층은 Ti 또는 Co를 포함하는 물질로 이루어진 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.