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전류 제한 구조를 갖는 반도체 광소자의 제조방법

  • 기술번호 : KST2015079051
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 전류 제한 구조(current-confined structure)를 갖는 반도체 광소자의 제조방법를 제공한다. 본 발명은 반도체 기판 상에 제1 반도체층, 제2 반도체층 및 제3 반도층이 순차적으로 적층되는 메사 구조를 형성한 후, 상기 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구성하는 물질층중 적어도 어느 하나의 물질층을 선택적으로 습식에칭하여 측면부에 리세스를 형성한다. 상기 리세스의 일부 혹은 전체를 채우면서 상기 제1 반도체층 내지 제3 반도체층의 측벽면에 산화막 혹은 질화막을 형성하여 상기 리세스된 물질층으로 전류 주입 경로를 갖게 한다. 이상과 같이 제조된 본 발명의 반도체 광소자는 광통신 파장 영역에서 사용 가능하고 역학적으로 안정하고 열전도도가 우수하며 상업성을 갖춘 전류 제한 구조를 갖는다.
Int. CL H01S 5/30 (2006.01)
CPC
출원번호/일자 1020020069586 (2002.11.11)
출원인 한국전자통신연구원
등록번호/일자 10-0523484-0000 (2005.10.17)
공개번호/일자 10-2004-0041730 (2004.05.20) 문서열기
공고번호/일자 (20051024) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.11.11)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 송현우 대한민국 대전광역시서구
2 권오균 대한민국 대전광역시유성구
3 한원석 대한민국 대전광역시유성구
4 박상희 대한민국 대전광역시유성구
5 김종희 대한민국 대전광역시유성구
6 신재헌 대한민국 대전광역시서구
7 주영구 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)
2 이해영 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)(리앤목특허법인)

최종권리자

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번호 이름 국적 주소
1 인텔렉추얼디스커버리 주식회사 서울특별시 강남구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2002.11.11 수리 (Accepted) 1-1-2002-0371111-22
2 선행기술조사의뢰서
Request for Prior Art Search
2004.08.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2004.09.17 수리 (Accepted) 9-1-2004-0056471-10
4 의견제출통지서
Notification of reason for refusal
2005.03.31 발송처리완료 (Completion of Transmission) 9-5-2005-0148200-73
5 명세서등보정서
Amendment to Description, etc.
2005.05.31 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2005-0289551-54
6 의견서
Written Opinion
2005.05.31 수리 (Accepted) 1-1-2005-0289550-19
7 등록결정서
Decision to grant
2005.09.29 발송처리완료 (Completion of Transmission) 9-5-2005-0487702-98
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
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반도체 기판 상에 제1 반도체층, 제2 반도체층 및 제3 반도층이 순차적으로 적층되는 메사 구조를 형성하는 단계;상기 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구성하는 물질층중 적어도 어느 하나의 물질층을 선택적으로 에칭하여 측면부에 리세스를 형성하는 단계; 및상기 리세스의 일부 혹은 전체를 채우면서 상기 제1 반도체층 내지 제3 반도체층의 측벽면에 산화막 혹은 질화막을 형성하는 단계를 포함하여 상기 리세스된 물질층으로 전류 주입 경로를 갖는 것을 특징으로 하는 반도체 광소자의 제조방법
15 15
제14항에 있어서, 상기 제1 반도체층은 제1 도전형의 하나 이상의 물질층으로 형성하는 것을 특징으로 하는 반도체 광소자의 제조방법
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제14항에 있어서, 상기 제3 반도체층은 제2 도전형의 하나 이상의 물질층으로 형성하는 것을 특징으로 하는 반도체 광소자의 제조방법
17 17
제14항에 있어서, 상기 제1 반도체층이 p형 반도체층일 경우 상기 제3 반도체층은 n형 반도체층이며, 상기 제1 반도체층이 n형 반도체층일 경우 상기 제3 반도체층은 p형 반도체층인 것을 특징으로 하는 반도체 광소자의 제조방법
18 18
제14항에 있어서, 상기 제2 반도체층은 p형 반도체층, n형 반도체층 또는 불순물이 포함되지 않은 반도체층인 것을 특징으로 하는 반도체 광소자의 제조방법
19 19
제14항에 있어서, 상기 제1 반도체층 및 제3 반도체층은 감금 영역으로 작용하며, 상기 제2 반도체층은 이득 영역으로 작용하는 것을 특징으로 하는 반도체 광소자의 제조방법
20 20
제14항에 있어서, 상기 산화막 혹은 질화막은 원자층 증착법(atomic layer deposition)법에 의해 형성되는 것을 특징으로 하는 반도체 광소자의 제조방법
21 21
제14항에 있어서, 상기 산화막은 ZnO, MgO, TiO2, Ta2O5, ZrO2, HfO2, SiO2 또는 Al2O3이고, 상기 질화막은 Si3N4, AlN 또는 AlON인 것을 특징으로 하는 반도체 광소자의 제조방법
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제14항에 있어서, 상기 제1 반도체층 내지 제3 반도체층과 평행하도록 반사경을 더 형성하여 상기 제1 반도체층 내지 제3 반도체층과 수직한 방향으로 출력광을 얻을 수 있는 것을 특징으로 하는 반도체 광소자의 제조방법
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제14항에 있어서, 상기 제1 반도체층 내지 제3 반도체층과 수직하도록 반사경을 더 형성하여 상기 제1 반도체층 내지 제3 반도체층과 평행한 방향으로 출력광을 얻을 수 있는 것을 특징으로 하는 반도체 광소자의 제조방법
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2 EP1418631 EP 유럽특허청(EPO) DOCDBFAMILY
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4 JP4167968 JP 일본 DOCDBFAMILY
5 US2004099857 US 미국 DOCDBFAMILY
6 US2007120206 US 미국 DOCDBFAMILY
7 US7230276 US 미국 DOCDBFAMILY
8 US7394104 US 미국 DOCDBFAMILY
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