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각 성좌의 사분면 중 어느 한 분면의 성좌값을 저장하고 있는 메모리; 성좌 점 데이터, 비트 당 심벌(Bits-per-Symbol) 정보, 그리고 상기 비트 당 심벌 정보가 유효한지 아닌지를 나타내는 심벌 유효 정보를 입력받아 상기 성좌 점 데이터에 해당하는 성좌값이 저장되어 있는 상기 메모리의 주소정보 및 상기 성좌 점 데이터가 위치하고 있는 사분면을 나타내는 사분면 정보를 발생하는 주소 생성부; 상기 주소 생성부로부터 입력받은 상기 성좌 점 데이터에 대한 상기 사분면 정보를 기초로 상기 주소정보에 의해 상기 메모리로부터 읽은 상기 성좌값을 반전 또는 비반전시키는 반전 회로부; 및 상기 비트 당 심벌정보의 전송속도를 나타내는 보드율을 기초로 소정의 이득을 상기 반전 회로부의 출력에 곱하여 출력하거나, 상기 반전 회로부의 출력을 그대로 출력하는 스케일러부를 포함하는 것을 특징으로 하는 성좌 매핑 장치
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제1항에 있어서, 상기 스케일러부의 출력을 재타이밍시켜 출력하는 래치부를 더 포함하는 것을 특징으로 하는 성좌 매핑 장치
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제1항에 있어서, 상기 주소 생성부는 베이스 어드레스를 생성하는 베이스 어드레스 생성부; 인덱스 어드레스를 생성하는 인덱스 어드레스 생성부; 및 상기 베이스 어드레스와 인덱스 어드레스를 더하는 덧셈기를 포함하는 것을 특징으로 하는 성좌 매핑 장치
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제3항에 있어서, 상기 베이스 어드레스 생성부는 입력 비트 당 심벌 정보와 심벌유효 정보를 입력받아, 상기 심벌유효 정보의 값에 따라 비트 당 심벌 정보 또는 0 의 값 중에서 하나를 선택하여 출력하는 멀티플렉서; 및 소정의 값을 상기 멀티플렉서의 출력값만큼 이동시키는 쉬프트기를 포함하는 것을 특징으로 하는 성좌 매핑 장치
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제4항에 있어서, 상기 소정의 값은 이진값 '00000001' 인 것을 특징으로 하는 성좌 매핑 장치
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제3항에 있어서, 상기 인덱스 어드레스 생성부는 상기 베이스 어드레스 생성부내의 상기 멀티플렉서의 출력값에서 소정의 값을 빼는 감산기; 상기 입력되는 데이터를 상기 감산기의 출력값만큼 이동시키는 쉬프트기; 및 상기 쉬프트기의 출력 중 하위 6 비트를 선택하여 이중에서 최상위 비트의 값과 이진값 '00000'을 연결시켜 만든 데이터와, 상기 쉬프트기의 출력 중 하위 6 비트의 출력에서 5 내지 4번째 비트의 값과 이진값 '0000'을 연결시켜 만든 데이터와, 상기 쉬프트기의 출력 중 하위 6 비트의 출력에서 5 내지 3번째 비트의 값과 이진값 '000'을 연결시켜 만든 데이터와, 상기 쉬프트기의 출력 중 하위 6 비트의 출력에서 5 내지 2번째 비트의 값과 이진값 '00'을 연결시켜 만든 데이터와, 상기 쉬프트기의 출력 중 하위 6 비트의 출력에서 5 내지 1번째 비트의 값과 이진값 '0'을 연결시켜 만든 데이터와, 이진값 '000000' 을 입력받고, 상기 베이스 어드레스 생성부 내의 멀티플렉서의 출력을 선택단자로 입력받는 멀티플렉서를 포함하는 것을 특징으로 하는 성좌 매핑 장치
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제1항에 있어서, 상기 메모리는 각 성좌의 사분면 중 어느 한 분면의 성좌 값을 저장하고 있으며 상기 성좌 값의 실수 성분과 허수성분을 분리하여 저장하고 있는 것을 특징으로 하는 성좌 매핑 장치
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제1항에 있어서, 상기 반전 회로부는 상기 메모리로부터의 인페이즈 출력과 Quadrature-phase의 출력을 입력받아 음의 값을 만드는 반전부; 상기 메모리로부터의 각 출력을 인덱스 어드레스 생성부의 쉬프트기 출력 중 상위 2비트를 선택단자로 입력받는 멀티플렉서; 및 상기 메모리에 저장된 성좌점들이 어느 사분면 상의 점을 저장한 것인지 알려주는 정보와, 인덱스 어드레스 생성부의 쉬프트기 출력 중 상위 2비트 정보를 입력받아, 상기 메모리에 저장된 임의의 사분면 상의 점들이 위치한 사분면 정보와 입력 데이터가 위치한 사분면 정보에 따라 상기 메모리의 각 출력을 반전 또는 비반전시키는 선택하는 제어신호 발생시키는 반전 제어부를 포함하는 것을 특징으로 하는 성좌 매핑 장치
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제1항에 있어서, 상기 스케일러부는 상기 인덱스 어드레스 생성부의 쉬프트기 출력 중 일곱번째 비트의 데이터를 선택단자로 입력받는 멀티플렉서를 포함하고 있으며, 상기 멀티플렉서는, 상기 반전 회로부의 인페이즈 출력과 그 출력에 보드율 정보에 따라 소정의 이득값을 곱한 값을 입력받는 것을 특징으로 하는 성좌 매핑 장치
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성좌 점 데이터, 비트 당 심벌(Bits-per-Symbol) 정보, 그리고 상기 비트 당 심벌 정보가 유효한지 아닌지를 나타내는 심벌 유효 정보를 입력받는 단계; 상기 입력받은 성좌 점에 대한 성좌값을 저장하고 있는 메모리의 주소 정보를 생성하는 단계; 상기 생성된 메모리의 주소정보를 기초로 성좌의 사분면 중 어느 한 분면에서의 실수값 및 허수값을 발생시켜 메모리의 출력을 그대로 또는 반전시켜 출력하는 단계; 및 상기 출력값에 소정의 이득을 곱한 값 또는 상기 출력값 중에서 하나를 선택하여 출력하는 단계를 포함하는 것을 특징으로 하는 성좌 매핑 방법
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제10항에 있어서, 상기 선택하여 출력된 신호를 저장하거나 다음에 연결된 블록을 위해 재타이밍을 수행하는 단계를 더 포함하는 것을 특징으로 하는 성좌 매핑 방법
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제10항에 있어서, 상기 주소 정보를 생성하는 단계는 베이스 어드레스를 생성하는 단계; 인덱스 어드레스를 생성하는 단계; 및 상기 생성된 베이스 어드레스와 상기 생성된 인덱스 어드레스를 더하는 단계를 포함하는 것을 특징으로 하는 성좌 매핑 방법
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제12항에 있어서, 상기 베이스 어드레스를 생성하는 단계는 입력 비트 당 심벌 정보와 심벌유효 정보를 입력받아, 상기 심벌유효 정보의 값에 따라 비트 당 심벌 정보 또는 0 의 값 중에서 하나를 선택하여 출력하고, 이진값 '00000001' 값을 상기 선택하여 출력한 값만큼 이동시켜 베이스 어드레스를 생성하는 것을 특징으로 하는 성좌 매핑 방법
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제12항에 있어서, 상기 인덱스 어드레스를 생성하는 단계는 상기 베이스 어드레스를 생성하는 단계에서 생성된 값에서 소정의 값을 빼는 단계; 상기 입력되는 데이터를 상기 뺀 출력값만큼 이동시키는 단계; 및 상기 이동시킨 값 중에서 하위 6 비트를 선택하여 이중에서 최상위 비트의 값과 이진값 '00000'을 연결시켜 만든 데이터와, 상기 이동시킨 값 중에서 하위 6 비트의 출력에서 5 내지 4번째 비트의 값과 이진값 '0000'을 연결시켜 만든 데이터와, 상기 이동시킨 값 중에서 하위 6 비트의 출력에서 5 내지 3번째 비트의 값과 이진값 '000'을 연결시켜 만든 데이터와, 상기 이동시킨 값 중에서 하위 6 비트의 출력에서 5 내지 2번째 비트의 값과 이진값 '00'을 연결시켜 만든 데이터와, 상기 이동시킨 값 중에서 하위 6 비트의 출력에서 5 내지 1번째 비트의 값과 이진값 '0'을 연결시켜 만든 데이터와, 이진값 '000000' 을 입력받고, 상기 베이스 어드레스를 생성하는 단계에서 출력 신호를 선택단자로 입력받아 덧셈하는 단계를 포함하는 것을 특징으로 하는 성좌 매핑 방법
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제10항에 기재된 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체
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