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1
제1 클럭의 주기로 입력되는 4개의 필터 입력을 저장하는 제1 내지 제4 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 내지 제4 입력 레지스터에 저장된 4개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제2 내지 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 내지 제5 멀티플렉서; 및 상기 제2 멀티플렉서 내지 제4 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터 를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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| 2 |
2
제1항에 있어서, 상기 제1 파이프라인 레지스터는 주기가 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 룩업 테이블의 출력을 1클럭씩 지연시키는 제1 레지스터; 상기 제3 클럭에 의해 상기 제3 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제2 및 제3 레지스터; 및 상기 제3 클럭에 의해 상기 제4 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제4, 제5 및 제6 레지스터 를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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3
제1항 또는 제2항에 있어서, 상기 제2 파이프라인 레지스터는 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제7, 제8 및 제9 레지스터; 상기 제3 클럭에 의해 상기 제3 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제10 및 제11 레지스터; 및 상기 제3 클럭에 의해 상기 제4 멀티플렉서의 출력을 1클럭씩 지연시키는 제12 레지스터 를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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| 4 |
4
제1 클럭의 주기로 입력되는 2개의 필터 입력을 저장하는 제1 및 제2 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 및 제2 입력 레지스터에 저장된 2개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제3 및 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블, 제2 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 및 제3 멀티플렉서; 및 상기 제2 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터 를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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| 5 |
5
제4항에 있어서, 상기 제1 파이프라인 레지스터는 주기가 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제3 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제1 및 제2 레지스터; 및 상기 제3 클럭에 의해 상기 제4 룩업 테이블의 출력을 순차적으로 1클럭씩 지연시키는 제3 및 제4 레지스터 를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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| 6 |
6
제4항 또는 제5항에 있어서, 상기 제2 파이프라인 레지스터는 상기 제2 클럭의 주기의 1/2인 제3 클럭에 의해 상기 제2 멀티플렉서의 출력을 순차적으로 1클럭씩 지연시키는 제5 및 제6 레지스터를 포함하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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| 7 |
7
제1항 또는 제4항에 있어서, 상기 어드레스 변환기는 상기 각 4개의 어드레스 데이터 중 최상위 비트와 나머지 어드레스 데이터를 XOR 연산하여 각각 비트 수가 1감소된 어드레스 데이터를 출력하는 것을 특징으로 하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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8
제1항 또는 제4항에 있어서, 상기 제1 내지 제4 룩업 테이블에 각각 포함된 상기 제1 내지 제4 메모리의 크기는 상기 제1 멀티플렉서에서 출력되는 데이터를 4개로 분리한 어드레스 데이터로 액세스 가능한 메모리 크기의 1/2인 것을 특징으로 하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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| 9 |
9
제8항에 있어서, 상기 메모리에는 상기 필터 입력과 필터의 계수의 곱이 저장되어 있는 것을 특징으로 하는 멀티비트 입력 1:4 인터폴레이션 FIR 필터
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10
입력 데이터를 QAM(Quadrature Amplitude Modulation) 변조 방식으로 심볼 매핑하여 I와 Q 채널별로 멀티비트 데이터로 출력하는 QAM 매퍼(mapper); 상기 QAM 매퍼로부터 각 채널별로 출력되는 멀티비트 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부; 상기 직렬/병렬 변환부에서 출력되는 병렬 데이터에 대해 각각 OVSF(Orthogonal Variable Spreading Factor) 코드를 곱한 후 더하는 멀티코드별 곱셈 및 덧셈부; 상기 멀티코드별 곱셈 및 덧셈부에서 출력되는 두 채널 데이터의 대역 확산을 위해 복소 스프레딩을 수행하여 채널별로 멀티비트 데이터를 출력하는 스크램블러(scrambler); 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터를 입력받아서 펄스 성형을 위한 FIR(Finite Impulse Response) 필터링을 수행하는 멀티비트 입력 FIR 필터부; 및 상기 멀티비트 입력 FIR 필터부에서 필터링된 출력에 대해 각각 정규화 이득을 곱하여 출력하는 곱셈부 를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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11
제10항에 있어서, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터의 비트 수가 4의 배수인 경우 상기 멀티비트 입력 FIR 필터부는, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 4개의 1비트 입력 1:4 FIR 필터; 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 채널별로 각각 필터링되어 출력되는 데이터 중 최상위 비트에 대해 2의 보수를 취해 출력하는 2의 보수기; 상기 2의 보수기와 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 출력되는 데이터에 대해 비트별 웨이트(weight)를 곱하는 비트 웨이트기; 및 상기 비트 웨이트기에서 출력되는 데이터를 더하여 출력하는 가산기 를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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12
제10항에 있어서, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터의 비트 수가 4의 배수가 아닌 경우 상기 멀티비트 입력 FIR 필터부는, 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터 중 일부분에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 4개의 1비트 입력 1:4 FIR 필터; 상기 스크램블러에서 출력되는 채널별 멀티비트 데이터 중 상기 일부분을 제외한 나머지 부분에 대해 펄스 성형을 위한 FIR 필터링을 수행하는 하나 이상의 2개의 1비트 입력 1:4 FIR 필터; 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터와 상기 하나 이상의 2개의 1비트 입력 1:4 FIR 필터에서 채널별로 각각 필터링되어 출력되는 데이터 중 최상위 비트에 대해 2의 보수를 취해 출력하는 2의 보수기; 상기 2의 보수기와 상기 하나 이상의 4개의 1비트 입력 1:4 FIR 필터에서 출력되는 데이터에 대해 비트별 웨이트(weight)를 곱하는 비트 웨이트기; 및 상기 비트 웨이트기에서 출력되는 데이터를 더하여 출력하는 가산기 를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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13
제11항 또는 제12항에 있어서, 상기 비트 웨이트기는 상기 2의 보수기 및 상기 1:4 FIR 필터에서 출력되는 데이터에 대해 서로 상이하며 2의 배수가 되는 웨이트를 곱하는 것을 특징으로 하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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14
제11항 또는 제12항에 있어서, 상기 4개의 1비트 입력 1:4 FIR 필터가, 제1 클럭의 주기로 입력되는 상기 4개의 1비트 입력을 저장하는 제1 내지 제4 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 내지 제4 입력 레지스터에 저장된 4개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제2 내지 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 내지 제5 멀티플렉서; 및 상기 제2 멀티플렉서 내지 제4 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터 를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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제12항에 있어서, 상기 2개의 1비트 입력 1:4 FIR 필터가, 제1 클럭의 주기로 입력되는 상기 2개의 1비트 입력을 저장하는 제1 및 제2 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 및 제2 입력 레지스터에 저장된 2개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제3 및 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블, 제2 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 및 제3 멀티플렉서; 및 상기 제2 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터 를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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제12항에 있어서, 상기 2개의 1비트 입력 1:4 FIR 필터가, 제1 클럭의 주기로 입력되는 상기 2개의 1비트 입력을 저장하는 제1 및 제2 입력 레지스터; 상기 제1 클럭과 주기가 상기 제1 클럭의 주기의 1/2인 제2 클럭에 따라 상기 제1 및 제2 입력 레지스터에 저장된 2개의 입력 데이터 중 1개를 선택하는 제1 멀티플렉서; 상기 제1 멀티플렉서에서 출력되는 데이터를 4개의 어드레스 데이터로 분리하고, 상기 분리된 4개의 어드레스 데이터를 각각 비트 수가 1감소된 어드레스 데이터로 변환하여 출력하는 어드레스 변환기; 상기 어드레스 변환기에서 출력되는 4개의 어드레스 데이터에 대하여 필터 계수별 연산을 위한 데이터가 저장된 제1 내지 제4 메모리를 각각 포함하는 제1 내지 제4 룩업 테이블; 상기 제1 내지 제4 룩업 테이블에서 병렬로 동시에 생성된 4개의 각 계수 그룹에 대한 출력을 직렬로 순차적으로 출력하기 위해 상기 제3 및 제4 룩업 테이블 각각의 출력을 소정 클럭 지연시켜 출력하는 제1 파이프라인 레지스터; 상기 제1 및 제2 클럭에 의해 상기 제1 룩업 테이블, 제2 룩업 테이블 및 상기 제1 파이프라인 레지스터로부터의 출력 중 하나를 선택하는 제2 및 제3 멀티플렉서; 및 상기 제2 멀티플렉서의 출력을 소정 클럭만큼 지연시켜 출력하는 제2 파이프라인 레지스터 를 포함하는 멀티비트 입력 FIR 필터를 이용한 QAM 변조 장치
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