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반도체 시모스 소자

  • 기술번호 : KST2015079491
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 응력이 인가된 얇은 실리콘-게르마늄층 및 실리콘 캡층을 포함하는 실리콘/실리콘-게르마늄/실리콘 시모스(CMOS) 소자에 관한 것으로, n-채널 소자와 p-채널 소자의 실리콘 캡층이 서로 다른 두께로 형성된다. p-채널 소자의 실리콘 캡층을 얇게 형성하여 유효 게이트-절연막 캐패시턴스를 감소시키는 동시에 절연막 계면에서의 기생 채널 형성이 최소화되도록 하고, n-채널 소자의 실리콘 캡층을 두껍게 형성하여 대부분의 채널이 실리콘 캡층에 형성되도록 하므로써 두 소자의 전자 이동도 및 전기적 특성이 향상될 수 있다. CMOS, 실리콘 캡층, 실리콘-게르마늄층, p-채널, n-채널
Int. CL H01L 21/8228 (2006.01) H01L 27/092 (2006.01)
CPC H01L 21/823807(2013.01) H01L 21/823807(2013.01)
출원번호/일자 1020030096041 (2003.12.24)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2005-0064569 (2005.06.29) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2003.12.24)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 송영주 대한민국 대전광역시유성구
2 심규환 대한민국 대전광역시유성구
3 민봉기 대한민국 대전광역시유성구
4 강진영 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2003.12.24 수리 (Accepted) 1-1-2003-0493251-78
2 선행기술조사의뢰서
Request for Prior Art Search		 2005.08.16 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2005.09.15 수리 (Accepted) 9-1-2005-0058723-13
4 의견제출통지서
Notification of reason for refusal		 2005.10.31 발송처리완료 (Completion of Transmission) 9-5-2005-0557076-89
5 거절결정서
Decision to Refuse a Patent		 2006.04.28 발송처리완료 (Completion of Transmission) 9-5-2006-0254822-05
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
소자분리 트렌치에 의해 분리된 n-웰 및 p-웰을 제공하는 실리콘 기판과, 상기 n-웰의 상기 실리콘 기판 상에 적층된 실리콘-게르마늄층 및 실리콘 캡층, 상기 n-웰의 상기 실리콘 캡층 상에 형성되며 게이트 절연막에 의해 상기 실리콘 캡층과 전기적으로 분리되는 게이트 전극, 및 상기 게이트 전극 양측부의 상기 실리콘 캡층, 실리콘-게르마늄층 및 실리콘 기판에 형성된 소스 및 드레인을 포함하는 p-채널 소자와, 상기 p-웰의 상기 실리콘 기판 상에 적층된 실리콘-게르마늄층 및 실리콘 캡층, 상기 p-웰의 상기 실리콘 캡층 상에 형성되며 게이트 절연막에 의해 상기 실리콘 캡층과 전기적으로 분리되는 게이트 전극, 및 상기 게이트 전극 양측부의 상기 실리콘 캡층, 실리콘-게르마늄층 및 실리콘 기판에 형성된 소스 및 드레인을 포함하는 n-채널 소자를 포함하며, 상기 n-채널 소자의 실리콘 캡층과 상기 p-채널 소자의 실리콘 캡층이 서로 다른 두께로 형성된 것을 특징으로 하는 반도체 시모스 소자
2 2
제 1 항에 있어서, 상기 n-채널 소자의 실리콘 캡층이 상기 p-채널 소자의 실리콘 캡층보다 두껍게 형성된 것을 특징으로 하는 반도체 시모스 소자
3 3
제 2 항에 있어서, 상기 n-채널 소자의 실리콘 캡층은 7 내지 20㎚의 두께로 형성되며, 상기 p-채널 소자의 실리콘 캡층은 1 내지 3㎚의 두께로 형성된 것을 특징으로 하는 반도체 시모스 소자
4 4
제 1 항에 있어서, 상기 n-채널 소자 및 상기 p-채널 소자의 실리콘-게르마늄층은 응력인 인가된 실리콘-게르마늄층인 것을 특징으로 하는 반도체 시모스 소자
5 4
제 1 항에 있어서, 상기 n-채널 소자 및 상기 p-채널 소자의 실리콘-게르마늄층은 응력인 인가된 실리콘-게르마늄층인 것을 특징으로 하는 반도체 시모스 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.