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기준 클락으로부터 트리거 신호를 만드는 가변 지연기에 있어서, 상기 기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL; 상기 N개의 DLL 클락들 중에서 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스; 로드 신호가 발생하는 경우에는 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호가 상기 트리거 신호인 제 1 쉬프트 레지스터를 포함하는 것을 특징으로 하는 가변 지연기
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제 1 항에 있어서, 상기 DLL은 전압 제어 지연선, 위상 검출기, 전하 펌프 및 루프 필터를 포함하고 있으며, 상기 전압 제어 지연선은 상기 루프 필터의 출력 전압에 의하여 지연이 제어되는 N개의 지연회로를 포함하고, 상기 기준 클락을 입력받아 상기 N개의 DLL 클락 및 N개의 지연회로를 경유한 지연 클락을 출력하며, 상기 위상 검출기는 상기 기준 클락과 상기 지연 클락을 비교하여 그 결과에 따라 상기 전하 펌프를 제어하는 신호를 출력하며, 상기 전하 펌프는 상기 위상 검출기 출력 신호에 따라서 상기 루프 필터에 양의 전하 또는 음의 전하를 공급하며, 상기 루프 필터는 상기 전하 펌프에서 공급되는 전하를 축적하고 그 축적된 전하량에 의하여 결정되는 전압을 출력하는 것을 특징으로 하는 가변 지연기
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제 1 항에 있어서, 복수 비트 즉 X 비트로 구성된 제 1 지연 신호를 입력받아 N 비트로 구성된 상기 클락 선택 신호를 출력하되, 상기 N은 2의 X승에 해당하고, 상기 클락 선택 신호의 N 비트 중에서 상기 제 1 지연 신호에 의하여 결정되는 1 비트는 제 1 논리값을 가지고, 나머지 N-1 비트는 제 2 논리값을 가지는 먹스 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기
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제 1 항에 있어서, 복수 비트 즉 X 비트로 구성된 제 1 지연 신호를 입력받아 N 비트로 구성된 제 1 디코더 출력 신호를 출력하되, 상기 N은 2의 X승에 해당하고, 상기 제 1 디코더 출력 신호의 N 비트 중에서 상기 제 1 지연 신호에 의하여 결정되는 1 비트는 제 1 논리값을 가지고, 나머지 N-1 비트는 제 2 논리값을 가지는 제 1 디코더; 상기 제 1 디코더 출력 신호가 상기 클락 선택 신호와 동일한 경우에만 상기 먹스 클락을 출력하는 비교기; 및 리셋 신호가 발생하는 경우에는 N 개의 레지스터 중에서 1 개의 레지스터만이 제 1 논리값을 출력하고 N-1 개의 레지스터는 제 2 논리값을 출력하도록 설정되고, 리셋 신호가 발생하지 아니하는 경우에는 상기 비교기의 출력 신호에 의하여 상기 N 개의 레지스터는 원형 쉬프트 연산을 수행하며, 상기 N 개의 레지스터 출력이 상기 클락 선택 신호인 제 2 쉬프트 레지스터로 구성된 먹스 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기
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제 1 항에 있어서, 복수 비트 즉 Y 비트로 구성된 제 2 지연 신호를 입력받아 M 비트로 구성된 상기 병렬 입력 신호를 출력하되, 상기 M은 2의 Y승에 해당하고, 상기 병렬 입력 신호의 M 비트 중에서 상기 제 2 지연 신호에 의하여 결정되는 1 비트는 제 1 논리값을 가지고, 나머지 M-1 비트는 제 2 논리값을 가지는 제 2 디코더; 및 상기 먹스 클락을 입력받아 주기적으로 상기 로드 신호를 출력하는 로드 발생기로 구성된 쉬프트 레지스터 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기
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제 1 항에 있어서, 복수 비트 즉 Y 비트로 구성된 제 2 지연 신호 및 주파수 결정 신호를 입력받아 제 1 논리값과 제 2 논리값을 가지는 M 비트로 구성된 상기 병렬 입력 신호를 출력하되, 상기 병렬 입력 신호의 M 비트 중에서 제 1 논리값을 가지는 비트의 개수는 상기 주파수 결정 신호에 의하여 결정되고, 제 1 논리값을 가지는 비트의 위치는 상기 제 2 지연 신호에 의하여 결정되는 제 2 디코더; 및 상기 먹스 클락을 입력받아 주기적으로 상기 로드 신호를 출력하는 로드 발생기로 구성된 쉬프트 레지스터 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기
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안테나; 안테나의 출력 신호를 증폭하는 증폭기; 증폭기의 출력 신호에 I 채널 펄스 신호를 곱하는 I 채널 믹서; 증폭기의 출력 신호에 Q 채널 펄스 신호를 곱하는 Q 채널 믹서; I 채널 믹서 출력 신호를 증폭하되 그 이득을 변경시킬 수 있는 I 채널 가변 증폭기; Q 채널 믹서 출력 신호를 증폭하되 그 이득을 변경시킬 수 있는 Q 채널 가변 증폭기; I 채널 가변 증폭기의 출력 신호를 적분하는 I 채널 적분기; Q 채널 가변 증폭기의 출력 신호를 적분하는 Q 채널 적분기; I 채널 적분기의 출력 신호를 디지털 신호로 변환하는 I 채널 ADC; Q 채널 적분기의 출력 신호를 디지털 신호로 변환하는 Q 채널 ADC; I 및 Q 채널 ADC의 출력 신호로부터 수신 신호의 지연을 측정하여 지연신호를 출력하는 기저대역 처리기; 기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL, 상기 N개의 DLL 클락들 중에서 상기 지연신호를 이용하여 만든 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스, 및 로드 신호가 발생하는 경우에는 상기 지연신호를 이용하여 만든 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호를 트리거 신호로 출력하는 제 1 쉬프트 레지스터로 구성된 가변 지연기; 및 가변 지연기에서 출력되는 트리거 신호로부터 I/Q 펄스 신호를 만드는 트리거 펄스 발생기를 포함하는 것을 특징으로 하는 UWB 수신기;
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제 7 항에 있어서, 상기 DLL은 전압 제어 지연선, 위상 검출기, 전하 펌프 및 루프 필터를 포함하고 있으며, 상기 전압 제어 지연선은 상기 루프 필터의 출력 전압에 의하여 지연이 제어되는 N개의 지연회로를 포함하고, 상기 기준 클락을 입력받아 상기 N개의 DLL 클락 및 N개의 지연회로를 경유한 지연 클락을 출력하며, 상기 위상 검출기는 상기 기준 클락과 상기 지연 클락을 비교하여 그 결과에 따라 상기 전하 펌프를 제어하는 신호를 출력하며, 상기 전하 펌프는 상기 위상 검출기 출력 신호에 따라서 상기 루프 필터에 양의 전하 또는 음의 전하를 공급하며, 상기 루프 필터는 상기 전하 펌프에서 공급되는 전하를 축적하고 그 축적된 전하량에 의하여 결정되는 전압을 출력하는 것을 특징으로 하는 UWB 수신기
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제 7 항에 있어서, 상기 DLL은 전압 제어 지연선, 위상 검출기, 전하 펌프 및 루프 필터를 포함하고 있으며, 상기 전압 제어 지연선은 상기 루프 필터의 출력 전압에 의하여 지연이 제어되는 N개의 지연회로를 포함하고, 상기 기준 클락을 입력받아 상기 N개의 DLL 클락 및 N개의 지연회로를 경유한 지연 클락을 출력하며, 상기 위상 검출기는 상기 기준 클락과 상기 지연 클락을 비교하여 그 결과에 따라 상기 전하 펌프를 제어하는 신호를 출력하며, 상기 전하 펌프는 상기 위상 검출기 출력 신호에 따라서 상기 루프 필터에 양의 전하 또는 음의 전하를 공급하며, 상기 루프 필터는 상기 전하 펌프에서 공급되는 전하를 축적하고 그 축적된 전하량에 의하여 결정되는 전압을 출력하는 것을 특징으로 하는 UWB 수신기
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