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기판의 상부에 형성되는 제1 에피층;상기 제1 에피층 상부의 소정영역이 노출되도록 형성되는 제2 에피층;상기 제2 에피층 상부의 소정영역이 노출되도록 순차적으로 형성되는 전류차단층 및 부컬렉터층;상기 부컬렉터층 상부의 소정영역이 노출되도록 순차적으로 형성되는 컬렉터층 및 베이스층;상기 베이스층 상부의 소정영역이 노출되도록 순차적으로 형성되는 에미터층 및 에미터캡층;상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 형성되는 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1 전극 및 제2 전극; 및상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 연결시키는 제1 및 제2 금속배선을 포함하여 이루어진 반도체 소자
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제 1 항에 있어서, 상기 제1 에피층 및 상기 제2 에피층은 각각 p형 및 n형으로 도핑된 도핑농도 조절 다이오드층인 것을 특징으로 하는 반도체 소자
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제 1 항에 있어서, 상기 전류차단층, 상기 부컬렉터층, 상기 컬렉터층, 상기 베이스층, 상기 에미터층 및 상기 에미터캡층은 이종접합 쌍극자 트랜지스터용 화합물 반도체 에피층으로 이루어진 것을 특징으로 하는 반도체 소자
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(a) 기판 상에 다이오드용 제1 에피층, 제2 에피층, 이종접합 쌍극자 트랜지스터용 전류차단층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 형성하는 단계;(b) 소정의 식각마스크를 이용하여 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역이 노출되도록 상기 에미터캡층, 상기 에미터층, 상기 베이스층, 상기 컬렉터층, 상기 부컬렉터층, 상기 전류차단층 및 상기 제2 에피층을 선택적으로 식각하는 단계;(c) 상기 에미터캡층의 상부, 노출된 상기 베이스층, 상기 부컬렉터층, 상기 제2 에피층 및 상기 제1 에피층의 소정영역에 각각 에미터전극, 베이스전극, 컬렉터전극, 다이오드용 제1전극 및 제2 전극을 형성하는 단계; 및(d) 상기 컬렉터전극과 상기 제1 전극, 상기 에미터전극과 상기 제2 전극을 각각 전기적으로 접속되도록 제1 및 제2 금속배선을 연결시키는 단계를 포함하여 이루어진 반도체 소자의 제조방법
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제 4 항에 있어서, 상기 단계(b)는,(b1) 제1 식각마스크를 이용하여 상기 에미터캡층 및 상기 에미터층을 선택적으로 식각하여 상기 베이스층을 노출시키는 단계;(b2) 제2 식각마스크를 이용하여 노출된 상기 베이스층 및 상기 컬렉터층을 선택적으로 식각하여 상기 부컬렉터층을 노출시키는 단계;(b3) 제3 식각마스크를 이용하여 노출된 상기 부컬렉터층 및 상기 전류차단층을 선택적으로 식각하여 상기 제2 에피층을 노출시키는 단계; 및(b4) 제4 식각마스크를 이용하여 노출된 상기 제2 에피층을 선택적으로 식각하여 상기 제1 에피층을 노출시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법
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제 4 항에 있어서, 상기 단계(c)에서, 상기 에미터전극, 상기 베이스전극, 상기 컬렉터전극, 상기 다이오드용 제1 전극 및 제2 전극은 리프트 오프(lift-off) 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법
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